[发明专利]集成电路装置及形成集成电路装置的方法有效
| 申请号: | 201110082303.9 | 申请日: | 2011-03-30 |
| 公开(公告)号: | CN102403366A | 公开(公告)日: | 2012-04-04 |
| 发明(设计)人: | 颜孝璁;胡宪斌;郭晋玮;刘莎莉 | 申请(专利权)人: | 台湾积体电路制造股份有限公司 |
| 主分类号: | H01L29/92 | 分类号: | H01L29/92;H01L23/66;H01L21/02 |
| 代理公司: | 北京律诚同业知识产权代理有限公司 11006 | 代理人: | 徐金国 |
| 地址: | 中国台湾新竹市*** | 国省代码: | 中国台湾;71 |
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| 摘要: | |||
| 搜索关键词: | 集成电路 装置 形成 方法 | ||
1.一种集成电路装置,其特征在于,包含:
一第一导电性的一半导体基材,其中该半导体基材包含一第一表面和相对于该第一表面的一第二表面;
一穿透基材介层窗,由该半导体基材的该第一表面延伸至该第二表面;以及
一第二导电性的一井区围绕该穿透基材介层窗,该第二导电性相对于该第一导电性,其中该井区由该半导体基材的该第一表面延伸至该第二表面。
2.根据权利要求1所述的集成电路装置,其特征在于,还包含:
一隔离层围绕该穿透基材介层窗,其中该井区围绕并接触该隔离层。
3.根据权利要求1所述的集成电路装置,其特征在于,该第一导电性是p型,该第二导电型是n型,且该井区是一n井区,其中该集成电路装置还包含:
一p井区围绕该穿透基材介层窗且被该n井区所围绕,其中该p井区和该n井区形成一静电放电电路的一二极管,且其中该p井区是连接至该静电放电电路的一信号输入垫,而该n井区是连接至该静电放电电路的一VDD节点。
4.根据权利要求1所述的集成电路装置,其特征在于,还包含:
该第一导电性的一重掺杂区位于该半导体基材中,其中介于该重掺杂区和该井区的一距离小于1μm;以及
一电容耦合至该重掺杂区。
5.一种集成电路装置,其特征在于,包含:
一p型半导体基材;
一穿透基材介层窗位于该p型半导体基材;
一隔离层围绕该穿透基材介层窗;以及
一n井区围绕该隔离层,其中该n井区是介于且接触该隔离层和该p型半导体基材。
6.根据权利要求5所述的集成电路装置,其特征在于,该p型半导体基材包含一第一表面和相对于该第一表面的一第二表面,且其中该穿透基材介层窗、该隔离层与该n井区的每一者由该半导体基材的该第一表面延伸至该第二表面。
7.根据权利要求5所述的集成电路装置,其特征在于,还包含:
一重掺杂的p型区位于该p型半导体基材中,其中介于该重掺杂的p型区和该n井区的一距离小于1μm;以及
一电容耦合至该重掺杂的p型区。
8.一种集成电路装置,其特征在于,包含:
一p型半导体基材;
一穿透基材介层窗位于该p型半导体基材中;
一隔离层围绕该穿透基材介层窗;
一p井区围绕并接触该隔离层;以及
一n井区围绕该p井区,其中该n井区是介于并接触该p井区和该p型半导体基材。
9.根据权利要求8所述的集成电路装置,其特征在于,还包含:
一重掺杂的p型区位于该p型半导体基材中,其中介于该重掺杂的p型区和该n井区的一距离小于1μm;以及
一电容器耦合至该重掺杂的p型区。
10.一种形成集成电路装置的方法,其特征在于,包含:
提供一第一导电性的一半导体基材,其中该半导体基材包含一第一表面和相对于该第一表面的一第二表面;
蚀刻该半导体基材,以形成由该第一表面延伸至该半导体基材中的一开口;
植入一第一掺质至暴露于该开口的该半导体基材的多个侧壁部分,以形成一第一井区,其中该第一井区为相对于该第一导电性的一第二导电性;以及
使用一导电性材料来填充该开口,以形成一穿透基材介层窗,
其中形成集成电路装置的该方法,还包含:
植入一第二掺质至该半导体基材的该些侧壁部分中,以形成该第一导电性的一第二井区,且该第一井区围绕并接触该第二井区;以及
在植入该第一掺质的该步骤后和植入该第二掺质的该步骤前,执行一回火,以将该第一掺质进一步扩散至该半导体基材中,其中植入该第二掺质的该步骤包含多个倾斜植入。
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