[发明专利]改进晶体管载流子迁移率的半导体器件及方法

说明书

技术领域

本发明一般涉及一种改进晶体管载流子迁移率的半导体器件及方法，更确切的说，本发明涉及一种利用多晶硅的附加空置栅以改进晶体管载流子迁移率的半导体器件及方法。

背景技术

随着集成电路相关制造工艺的发展以及芯片按照比例尺寸缩小的趋势，应力工程在半导体工艺和器件性能方面所起的作用越来越明显。尤其是在一些特殊的芯片类型上，如互补金属氧化物半导体（CMOS，Complementary Metal-Oxide-Semiconductor）器件。

通常，在互补金属氧化物半导体器件的复杂制备工艺流程中存在各种各样的应力，由于器件尺寸的逐步缩小，而最终留在器件沟道区中的应力对器件的稳定性能有着较大的影响。很多应力对器件的性能是有改善的，不同种类的应力对器件中的载流子（即电子和空穴）迁移率有着不同的影响作用。图1是一个金属氧化物半导体场效应晶体管的结构示意图，栅极101四周设置有侧墙隔离层106，栅氧化物层105将栅极101与沟道区104及源区102、漏区103绝缘隔离。载流子的迁移率所受到的应力层影响在当前的半导体器件的应力领域已经有所披露，例如在N型MOS（NMOS）器件100的沟道区104沟道方向上所施加的是张应力，则会对NMOS器件100中的电子迁移率有很大的提高；而对P型MOS（PMOS）器件来说，应力效果却刚好相反，如果在PMOS器件的沟道方向上施加压应力，则会对PMOS器件中的空穴迁移率有较大的提高。

在现有技术中，接触刻蚀停止层（Contact etch stop layer）通常作为应变材料用于应力工程，在沟道层中存在的应变使得在该层中的独立硅原子与在无应变材料中的情况相比，被迫在晶格结构中更加分开或更加靠近，进一步而言，更大或更小的晶格间距致使器件的电子能带结构发生改变，从而载流子在沟道层中具有发生改变的迁移率。

所以在沉积接触刻蚀停止层覆盖器件的过程中会引入对半导体器件沟道的应力，接触刻蚀停止层的应力类型可以在制备工艺过程中进行调节，选择不同的工艺制备条件下，最终留在器件沟道中的应力可以在张应力和压应力之间进行选择。另外，可以通过沿（平行于）电流方向或垂直于电流方向施加张应力来改善电子迁移率；对于改善空穴迁移率，可以通过沿电流方向施加压应力或通过垂直于电流的方向施加张应力。

随之而来的一个问题是，互补金属氧化物半导体由NMOS器件和PMOS器件共同构成，接触刻蚀停止层尽管被引入CMOS来改善器件的载流子迁移率，假定经过工艺制程的调整，在器件沟道中留下张应力，虽然张应力可以提高NMOS器件的性能，但同时也会降低PMOS器件中空穴的迁移率。反之亦然，如果留下了压应力，提高PMOS器件的性能的同时也会降低NMOS器件中电子的迁移率。此外，如果在集成NMOS器件中引入张应力、PMOS器件中引入压应力以同时提升两种器件的性能，就需要在同一CMOS器件中分别沉积不同性质的接触刻蚀停止层，这会使得整个接触刻蚀停止层的生成及器件的制备变得复杂化。      

发明内容

鉴于上述问题，本发明提供一种改进晶体管载流子迁移率的半导体器件，包括：

一种第一导电类型的晶体管及一种第二导电类型的晶体管；以及位于第一、第二导电类型晶体管有源区周围的浅沟槽隔离结构，其中，在所述第一导电类型的晶体管的有源区周围的浅沟槽隔离结构上形成有附加空置栅，并且所述第一、第二导电类型晶体管及各自的栅极均被一层接触刻蚀停止层所覆盖；其中，所述接触刻蚀停止层同时覆盖在所述附加空置栅上以提供对第一类导电型晶体管沟道区的沟道方向上的压应力，用于部分抵消所述接触刻蚀停止层对第一导电类型晶体管沟道区的沟道方向上所产生的张应力。

上述的改进晶体管载流子迁移率的半导体器件，所述的接触刻蚀停止层进一步提供对第二导电类型晶体管沟道区的沟道方向上的张应力。

上述的改进晶体管载流子迁移率的半导体器件，在一种实施例中，所述的第一导电类型的晶体管为P型的金属氧化物半导体场效应管。上述的改进晶体管载流子迁移率的半导体器件，在一种实施例中，所述的第二导电类型的晶体管为N型的金属氧化物半导体场效应管。上述的改进晶体管载流子迁移率的半导体器件，在一种实施例中，所述的半导体器件为互补金属氧化物半导体器件。

上述的改进晶体管载流子迁移率的半导体器件，在一种实施例中，所述的接触刻蚀停止层为一层氮化硅薄膜应力层。上述的改进晶体管载流子迁移率的半导体器件，在一种实施例中，所述第一、第二导电类型晶体管各自的栅极以及附加空置栅均被一侧墙隔离层所环绕，并且该侧墙隔离层被接触刻蚀停止层所覆盖。