[发明专利]数据输入电路

说明书

相关申请的交叉引用

本申请要求2010年6月9日向韩国知识产权局提交的韩国申请No.10-2010-0054316的优先权，其全部内容通过引用合并在本文中。

技术领域

本发明的示例性实施例涉及数据输入电路。

背景技术

随着半导体存储器件的集成密度增加，已进行了许多努力以提高半导体存储器件的操作速度。为了提高半导体存储器件的操作速度，提出了能够与从存储器芯片外部提供的时钟同步地操作的同步存储器件。

早期的同步存储器件是与外部时钟的上升沿同步地输入/输出数据的单数据速率(single data rate，SDR)同步存储器件。

然而，SDR同步存储器件不能充分满足系统的高速要求。为此，提出了在每个时钟周期的上升沿和下降沿都处理数据的双数据速率(double datarate，DDR)同步存储器件。

因此，在不需要提高时钟的频率的情况下，DDR同步存储器件能够实现现有SDR同步存储器件的至少两倍的带宽。因此，DDR同步存储器件能够更好地实现高速操作。

同时，DDR同步存储器件使用在内部每次处理多个比特的多比特预取(prefetch)法。多比特预取法指的是这样的方法：与数据选通信号同步地将相继输入的数据并行地对齐，并每次将多比特的数据储存到存储器单元阵列中，所述多比特的数据是利用与外部时钟信号同步地输入的写入命令而对齐的。

图1是说明数据输入电路的现有的多比特预取方法的时序图。

当写入操作开始时，内部数据IDATA与上升数据选通信号DQS_R和下降数据选通信号DQS_F同步地被对齐。也就是说，内部数据IDATA与上升数据选通信号DQS_R和下降数据选通信号DQS_F同步地被锁存，并与下降数据选通信号DQS_F的最后一个脉冲同步地被输出作为第一至第四对齐数据ALGND1至ALGND4。第一至第四对齐数据ALGND1至ALGND4与数据输入时钟DIN_CLK同步地被传送至写入驱动器(未图示)。

当完成了内部数据IDATA的输入时，数据选通信号DQS在后同步信号(postamble)时间段期间处于预充电状态。同时，如X1所示，数据选通信号DQS在后同步信号期间可能出现振铃(ringing)。当数据选通信号DQS出现振铃时，上升数据选通信号DQS_R和下降数据选通信号DQS_F也可能出现振铃，如X2所示。这是因为上升数据选通信号DQS_R是与数据选通信号DQS的上升沿同步地产生的，而下降数据选通信号DQS_F是与数据选通信号DQS的下升沿同步地产生的。

上升数据选通信号DQS_R和下降数据选通信号DQS_F出现的振铃可能会在内部数据IDATA无效时锁存内部数据IDATA。因此，被有效锁存的第一至第四对齐数据ALGND1至ALGND4可能被重写成无效的数据，导致写入操作中的错误。

发明内容

本发明的实施例提供一种数据输入电路，所述数据输入电路能够防止由于数据选通信号在后同步信号时间段内的振铃而导致的在写入操作中的错误。

在一个实施例中，一种数据输入电路包括：数据对齐单元，被配置为与第一内部选通信号和第二内部选通信号同步地将内部数据对齐，以产生上升数据和下降数据；数据选通信号检测电路，被配置为检测数据选通信号的最后一个下降沿，并产生写入锁存信号；以及数据锁存单元，被配置为响应于写入锁存信号来锁存上升数据和下降数据，并输出锁存的数据。

在另一个实施例中，一种数据输入电路包括：时钟采样单元，被配置为产生移位信号以及产生采样时钟，所述移位信号包括在经过了写入潜伏时间之后产生的脉冲，所述采样时钟是通过在实质上从移位信号的脉冲产生的时刻开始的突发时间段期间对内部时钟进行采样而产生的；最终时钟发生单元，被配置为通过与采样时钟同步地锁存移位信号来产生电平信号，并响应于突发信号从电平信号来产生最终时钟；以及写入锁存信号发生单元，被配置为通过锁存最终时钟来产生使能信号，并响应于使能信号来产生用于锁存和输出对齐的数据的写入锁存信号。

在本发明的一个实施例中，一种数据输入电路可以接收与数据选通信号的上升沿和下降沿同步的预定数量的输入数据块。例如，每个数据块可以是32比特的数据，所述预定数量可以是4个数据块。相应地，数据选通信号可以包括两个脉冲，可以经由这两个脉冲的相应的上升沿或下降沿来接收每个数据块。每个脉冲可以与数据选通信号的周期相对应。