[发明专利]浅沟槽隔离结构的制造方法

说明书

技术领域

本发明涉及集成电路制造工艺，特别涉及一种浅沟槽隔离结构的制造方法。

背景技术

半导体集成电路通过在半导体衬底中和上形成半导体器件，并将所述半导体器件用互连线连接而形成。其中，不同的半导体器件通过浅沟槽隔离结构隔离。浅沟槽隔离结构形成于半导体衬底中，以在衬底中隔离出用于制造集成电路器件的有源区。

由于半导体衬底上图案分布的密度不同，半导体衬底包括密线(Dense)区和疏线(Iso)区。而密线区和疏线区刻蚀形成的浅沟槽隔离沟槽的宽度是不同的，具体的，疏线区的浅沟槽隔离沟槽的间距比较宽，关键尺寸(CD)也比较大，而密线区的浅沟槽隔离沟槽的间距相对比较窄，关键尺寸也相对比较小。例如，在90纳米技术节点，疏线区和密线区的浅沟槽隔离沟槽的深度为350纳米～400纳米，疏线区的关键尺寸，即浅沟槽隔离沟槽的宽度为300纳米以上，有些甚至达到50微米，而在密线区的浅沟槽隔离沟槽的宽度仅为90纳米～110纳米。

此外，随着关键尺寸的减小，浅沟槽隔离沟槽的深宽比的加大，现有工艺中通常利用高深宽比工艺(HighAspect Ration Process，HARP)来对浅沟槽隔离沟槽进行绝缘氧化物的填充，通过高深宽比工艺能够避免填充浅沟槽隔离沟槽时出现填充空隙，从而提高产品的可靠性。

详细的，请参考图1a～1d，其为现有的浅沟槽隔离结构的制造方法的示意图。

如图1a所示，提供半导体衬底1，所述半导体衬底1包括密线区10和疏线区11，所述半导体衬底1上形成有浅沟槽隔离沟槽12，具体的，半导体衬底1包括硅基底110和形成于所述硅基底110上的氮化硅层111；

如图1b所示，在浅沟槽隔离沟槽12内形成垫氧化硅层(Liner Oxide)112；

如图1c所示，通过高深宽比工艺，在所述氮化硅层111和垫氧化硅层112上形成绝缘氧化层113，所述绝缘氧化层113填充满所述浅沟槽隔离沟槽12；

如图1d所示，通过化学机械研磨工艺(CMP)，平坦化所述绝缘氧化层113，形成浅沟槽隔离结构13。

请继续参考图1c，由于高深宽比工艺的工艺特性，绝缘氧化层113在密线区10所沉积的高度较疏线区11所沉积的高度高。由此，将造成后续进行化学机械研磨工艺时，疏线区11的绝缘氧化层11的高度低于密线区10的绝缘氧化层11的高度。

请继续参考图1d，最终，通过现有的浅沟槽隔离结构的制造方法制得的浅沟槽隔离结构13，其中，疏线区11的浅沟槽隔离结构13较密线区10的浅沟槽隔离结构13的高度低，由此，将会在疏线区11产生凹陷缺陷，从而降低产品的可靠性。

发明内容

本发明的目的在于提供一种浅沟槽隔离结构的制造方法，以解决现有的浅沟槽隔离结构的制造方法制得的浅沟槽隔离结构在疏线区较在密线区高度低，从而在疏线区产生凹陷缺陷，降低产品可靠性的问题。

为解决上述技术问题，本发明提供一种浅沟槽隔离结构的制造方法，包括：提供半导体衬底，所述半导体衬底包括密线区和疏线区，所述半导体衬底中形成有浅沟槽隔离沟槽；在所述浅沟槽隔离沟槽内形成衬垫氧化硅层；减薄所述疏线区的衬垫氧化硅层的厚度；通过高深宽比工艺，在所述半导体衬底和衬垫氧化硅层上形成绝缘氧化层，所述绝缘氧化层填充满所述浅沟槽隔离沟槽；通过化学机械研磨工艺，平坦化所述绝缘氧化层，形成浅沟槽隔离结构。

可选的，在所述的浅沟槽隔离结构的制造方法中，所述衬垫氧化硅层的厚度为20埃～100埃。

可选的，在所述的浅沟槽隔离结构的制造方法中，所述疏线区的衬垫氧化硅层的减薄的厚度为5埃～80埃。

可选的，在所述的浅沟槽隔离结构的制造方法中，减薄所述疏线区的衬垫氧化硅层的厚度的工艺为干法刻蚀或者湿法刻蚀工艺。

可选的，在所述的浅沟槽隔离结构的制造方法中，所述半导体衬底包括硅基底和形成于所述硅基底上的氮化硅层。

可选的，在所述的浅沟槽隔离结构的制造方法中，所述化学机械研磨工艺对所述绝缘氧化层和所述氮化硅层的研磨选择比大于5∶1。

可选的，在所述的浅沟槽隔离结构的制造方法中，所述绝缘氧化层的厚度为1000埃～8000埃。