[发明专利]半导体器件

说明书

技术领域

本发明涉及一种半导体器件的有效技术，特别涉及一种适用于具有浮置栅电极的非易失性存储单元呈阵列状排列的半导体器件的有效技术。

背景技术

非易失性存储器是通过将多个存储单元呈阵列状排列在半导体衬底主面上而形成。各个存储单元具有可累积电荷的导电性浮置栅电极和捕捉性绝缘膜，以将在浮置栅电极、捕捉性绝缘膜中的电荷累积状态作为存储信息，并将所述存储信息作为晶体管的阈值读出。

对于使用了浮置栅电极的半导体器件，例如在日本公开专利公报特开平4-212471号公报(专利文献1)、日本公开专利公报特开昭59-155968号公报(专利文献2)、米国专利US6842374号公报(专利文献3)、米国专利US6711064号公报(专利文献4)、日本公开专利公报特开2004-253685号公报(专利文献5)以及日本公开专利公报特开2005-317921号公报(专利文献6)等中都有记载。

专利文献1日本特开平4-212471号公报

专利文献2日本特开昭59-155968号公报

专利文献3美国专利US6842374号公报

专利文献4美国专利US6711064号公报

专利文献5日本特开2004-253685号公报

专利文献6日本特开2005-317921号公报

发明内容

非易失性存储器是一种可在浮置栅电极等电荷累积层中保存存储信息的存储器。近年来，半导体器件朝着多功能化的方向发展，与现有技术相比，市场上期待着开发出更能提高对存储信息的保存特性的非易失性存储器。

本发明的目的在于：提供一种可提高半导体器件性能的技术。

本发明的另一目的在于：提供一种可提高半导体器件可靠性的技术。

本发明的又一目的在于：提供一种在提高半导体器件性能的同时，又可提高半导体器件的可靠性的技术。

本发明的所述内容及所述内容以外的目的和新特征在本说明书的描述及附图说明中写明。

下面简要说明关于本专利申请书中所公开的发明中具有代表性的实施方式的概要。

根据具有代表性实施方式获得的半导体器件包括：半导体衬底；在所述半导体衬底的主面上呈阵列状排列在第一方向和与所述第一方向交叉的第二方向上的多个非易失性存储单元；以及形成在所述半导体衬底主面上的多个布线层。所述多个非易失性存储单元中的每一个非易失性存储单元都具有：具有浮置栅电极的存储晶体管和与所述存储晶体管串联的控制晶体管；将排列在所述第一方向上的所述非易失性存储单元中的所述存储晶体管的漏极区域彼此连接的位布线；其中，所述位布线以按所述第一方向延伸的方式形成在所述多个布线层中最下层的布线层中。而且，所述位布线的宽度比所述浮置栅电极在所述第二方向上的尺寸大。

下面简要说明关于本专利申请书中所公开的发明中根据具有代表性的实施方式所获得的效果。

根据具有代表性的实施方式可提高半导体器件的性能。

另外，还可提高半导体器件的可靠性。

既可提高半导体器件的性能，又可提高半导体器件的可靠性。

附图说明

图1所示的是本发明一实施方式中半导体器件的主要部分的平面图。

图2所示的是本发明一实施方式中半导体器件的主要部分的平面图。

图3所示的是本发明一实施方式中半导体器件的主要部分的平面图。

图4所示的是本发明一实施方式中半导体器件的主要部分的平面图。

图5所示的是本发明一实施方式中半导体器件的主要部分的平面图。

图6所示的是本发明一实施方式中半导体器件的部分放大平面图(主要部分的平面图)。

图7所示的是本发明一实施方式中半导体器件的部分放大平面图(主要部分的平面图)。

图8所示的是本发明一实施方式中半导体器件的主要部分的剖面图。

图9所示的是本发明一实施方式中半导体器件的主要部分的剖面图。

图10所示的是本发明一实施方式中半导体器件的主要部分的剖面图。

图11所示的是本发明一实施方式中半导体器件的主要部分的剖面图。

图12所示的是本发明一实施方式中半导体器件的主要部分的剖面图。

图13所示的是本发明一实施方式中半导体器件的主要部分的剖面图。

图14所示的是本发明一实施方式中半导体器件的存储单元阵列区域的电路图(等效电路图)。

图15所示的是将布线用导电体膜图案化而形成布线时的本发明一实施方式中半导体器件的主要部分的剖面图。