[发明专利]非易失性半导体存储装置

说明书

技术领域

本发明涉及非易失性半导体存储装置，更详细地说，涉及具有交叉点型的存储单元阵列的非易失性半导体存储装置，其中，在该交叉点型的存储单元阵列中，以矩阵状在行和列方向分别排列多个具有非易失性可变电阻元件的二端子型存储单元，将属于相同行的存储单元的一端彼此连接于相同的行选择线，将属于相同列的存储单元的另一端彼此连接于相同的列选择线。

背景技术

近年来，存储单元不具备存储元件以外的选择用元件、存储元件直接连接于列选择线（以下称为“数据线”）和行选择线（以下称为“位线”）而形成存储单元阵列的交叉点型的半导体存储装置（以下适当地称为“交叉点存储器”）的开发正不断推进。

在上述交叉点存储器中，能够使存储单元阵列简略化，在集成化方面是有利的，另一方面不是按存储单元的每一个而具备选择晶体管，因此，如日本特开2006-155846号公报所述那样，读出时和写入时产生的漏电流的控制就成为特别重要的课题。

在此，漏电流是指依赖于存储单元阵列内的电阻分布而产生的经由非选择的存储单元的绕入电流。下面，对产生漏电流的原因，参照图17所示的存储单元阵列90进行简单说明。

为了对被选择的存储单元M₁₁进行读出，例如考虑如下情况：对连接于被选择的存储单元的位线B1施加电压V_读出（选择位线电压），对连接于非选择的存储单元的位线B2、B3施加电压V_偏置（非选择位线电压），对各数据线D1～D3施加电压V_偏置。在选择存储单元的二端子间施加电压V_读出-V_偏置，由此利用读出放大器读出流过连接于被选择的存储单元的数据线（选择数据线）D1的电流量。然而，流过上述选择数据线D1的电流（图17的电流路径IA）成为流过选择存储单元M₁₁的电流与流过连接于选择数据线D1和非选择的位线B2、B3的半选择的存储单元M₂₁、M₃₁的电流之和。以下，将连接于一方为选择、另一方为非选择的位线和数据线的非选择的存储单元称为“半选择存储单元”。

目前，由于对选择数据线和非选择位线均施加V_偏置，所以在原理上在连接于选择数据线和非选择的位线的存储单元中不会流过电流。但是，由于上述选择存储单元的选择数据线侧的电压利用驱动数据线的驱动器的电阻和选择存储单元的电阻（进而是驱动位线的驱动器的电阻）进行分压，所以实际上会依赖于在选择存储单元中存储的电阻状态而从V_偏置发生变动。同样地，非选择位线的电位也会依赖于在存储单元中存储的电阻状态而发生变动。

由此，由于在选择数据线与非选择位线之间产生电位差，所以会产生从选择数据线D1经由上述半选择存储单元M₂₁、M₃₁向非选择位线B2、B3，或从非选择位线B2、B3经由半选择存储单元M₂₁、M₃₁向选择数据线D1流入的漏电流。进而，当在非选择数据线与非选择位线之间产生电位差时，会产生从非选择位线向非选择数据线、或从非选择数据线向非选择位线流入的电流。因此，例如在产生从非选择数据线D2向非选择位线B2流入的电流的情况下，由于该电流从非选择数据线D2经由非选择存储单元M₂₂、非选择位线B2和半选择存储单元M₂₁向选择数据线D1流入（图17的电流路径IB），所以会成为漏电流增大的原因。由于阵列尺寸越成为大规模则非选择线的数越增大，所以经由该非选择位线和非选择数据线的漏电流的增大成为显著的问题。

作为该漏电流控制的现有例，将上述日本特开2006-155846号公报记载的电压抑制电路的电路构成示于图18。

图18的电压抑制电路91中，将一端连接于存储单元阵列90的数据线或位线、将另一端连接于电压供给电路。晶体管92的导通电阻由反相器93的输出控制，反相器93的输出由数据线或位线的信号电平控制。因此，供给到数据线或位线的电压通过反相器93的反相电平与晶体管92的阈值电压进行调整。

然而，在要利用上述的电压抑制电路91解决漏电流的问题的情况下，电压抑制电路因在感知电压变动后进行电压调整的性质，而在电压变动发生到电压调整为止的微小的时间内产生了泄漏（以下记述为“初始泄漏”）。