[发明专利]DRAM的读出放大器的控制电路及包括其的DRAM

说明书

技术领域

本发明属于DRAM技术领域，具体涉及DRAM的读出放大器的控制电路，尤其涉及一种包括冗余单元的读出放大器的控制电路，以及包括该控制电路的DRAM。

背景技术

DRAM（Dynamic Random Access Memory，动态随机存取存储器）已经被广泛地应用于计算机等电子产品中，其技术发展周期较长，相对成熟。但是，由于DRAM是基于电荷来存储信息的存储器，其读操作相对较慢。随着对DRAM的速度的要求越来越高，当前的主要手段是通过对DRAM不断地按比例缩小（scaling down）来提高读速度。

通常地，DRAM包括存储阵列以及外围电路（用于实现读、写和刷新等操作的控制），存储阵列同样是由多个存储单元按行和列的形式排列组成，每个存储单元被设置于相应耦合的位线和字线之间的交叉处。具体地，存储单元通常包括一个存取晶体管T（具有选通作用）和用于存储电荷的电容C。外围电路依据外部命令、通过对所选中的位线和字线偏置相应电信号，以实现对其中某一地址的存储单元的操作。

其中，DRAM的外围电路包括译码器（例如行译码器和列译码器）、位线驱动模块、字线驱动模块、逻辑控制模块以及读出放大器（例如灵敏放大器，SA），读出放大器耦合至存储阵列上，其用于执行从/向被选择的存储单元读出/写入操作。读出放大器的输出同时还耦合至DRAM的I/O缓冲器中。在读操作过程中，读出放大器是否开始工作，由其使能控制信号来控制。

图1所示为现有技术的读出放大器的使能控制信号的生成电路模块结构示意图。在该模块中，读出放大器为常规的SA（Sense Amplifier，灵敏放大器），该使能控制信号的生成电路也即SA的控制电路，主要地包括由反相器链构成的延迟模块101和控制信号生成模块102。外部激活信号（ACT，Active Signal）（在这可以称为“读操作启动信号、读操作激活信号”等）可以是由外围电路的译码器输出，其由延迟模块101输出至控制信号生成模块102，控制信号生成模块102输出控制信号SA_ctrl至SA，从而控制SA是否启动。图1所示的SA控制电路主要有如下缺点：

第一个方面，控制信号SA_ctrl的延迟主要包括延迟模块101所产生的延迟t1以及由控制信号生成模块102所产生的延迟t2，通过调节延迟模块101中反相器的级数，可以调节延迟t1的大小。在现有的读操作中，为保证读操作的可靠性，与SA耦合的位线对的电压差必须达到使SA能正常工作的幅度（△V）后、然后再等待一段时间才让SA开启工作，该段等待的时间通常也被包括在t1和t2的延迟中。因此，这段等待会降低读操作的速度。

第二个方面，通常地，DRAM中，存储阵列中的工艺特征尺寸相比于外围电路的工艺特征尺寸要小，并且，不可避免地，在DRAM的制备过程存在工艺波动现象，这一现象也随着技术进步、工艺特征尺寸不断按比例缩小而变得明显。由于工艺波动现象的存在，各个存储单元的位线延迟与外围电路的延迟模块101的延迟（t1）难以固定匹配。图2所示为存储单元的位线延迟与延迟模块的延迟随工艺波动的变化示意图，其中，横坐标表示各种工艺类型，纵坐标表示存储单元的位线延迟（t_位）与延迟模块的延迟（t1）的比值。从图2中可以看出，位线延迟（t_位）与延迟模块的延迟（t1）的比值并不是固定匹配于某一值，其波动范围也随工艺类型的变化而波动比较大。因此，在各种工艺类型下的工艺波动，会导致延迟模块的延迟t1难以跟踪存储单元的位线的延迟t_位，从而，通过调节反相器的级数来调节t1、进而准确匹配存储单元的位线延迟t_位是难以实现的。在现有技术中，不得不采用最坏情况下的延迟模块的延迟t1（也即选择最长的t1）来提供控制信号SA_ctrl，这也会降低DRAM的读操作的速度。

有鉴于此，有必要针对DRAM的读出放大器提出一种新型的控制电路以产生使能控制信号。

发明内容

本发明的目的在于提供一种能提高DRAM读操作速度的读出放大器的控制电路，同时进一步提供包含该控制电路的DRAM。

按照本发明的一方面，提供一种动态随机存取存储器的读出放大器的控制电路，所述控制电路包括控制信号生成电路，所述控制电路还包括：与所述动态随机存取存储器的存储单元相应的冗余单元、以及冗余字线驱动模块；

其中，所述冗余单元的位线延迟与所述存储单元的位线延迟相匹配。