[发明专利]DRAM的读出放大器的控制电路及包括其的DRAM

权利要求书

1.一种动态随机存取存储器的读出放大器的控制电路，所述控制电路包括控制信号生成电路，其特征在于，所述控制电路还包括：与所述动态随机存取存储器的存储单元相应的冗余单元、以及冗余字线驱动模块；

其中，所述冗余单元的位线延迟与所述存储单元的位线延迟相匹配。

2.如权利要求1所述的读出放大器的控制电路，其特征在于，所述控制电路还包括第一延迟模块，所述第一延迟模块用于产生第一延迟，并且，该第一延迟与所述控制信号生成电路所产生的延迟、冗余字线驱动模块所产生的延迟之和，与所述存储单元的读通路的外围电路部分所产生的延迟匹配。

3.如权利要求2所述的读出放大器的控制电路，其特征在于，所述冗余单元的位线延迟与所述存储单元的位线延迟被匹配为相等，所述第一延迟与所述控制信号生成电路所产生的延迟、冗余字线驱动模块所产生的延迟之和，被匹配为等于所述存储单元的读通路的外围电路部分所产生的延迟。

4.如权利要求2所述的读出放大器的控制电路，其特征在于，所述第一延迟模块为由若干级串联的反相器组成的反相器链。

5.如权利要求4所述的读出放大器的控制电路，其特征在于，通过设置所述反相器链的反相器的级数以调节所述第一延迟。

6.如权利要求1或2所述的读出放大器的控制电路，其特征在于，所述读出放大器为交叉耦合型灵敏放大器。

7.如权利要求6所述的读出放大器的控制电路，其特征在于，所述控制信号生成电路包括上拉信号生成单元和下拉信号生成单元；所述上拉信号生成单元所产生的延迟与所述字线驱动模块所产生的延迟之和，与所述存储单元的读通路的外围电路部分所产生的延迟匹配，所述下拉信号生成单元所产生的延迟与所述字线驱动模块所产生的延迟之和，与所述存储单元的读通路的外围电路部分所产生的延迟匹配。

8.如权利要求2或7所述的读出放大器的控制电路，其特征在于，所述读通路的外围电路部分包括第二延迟模块以及字线驱动模块。

9.如权利要求1所述的读出放大器的控制电路，其特征在于，所述存储单元的位线延迟为所述存储单元的存储电荷使其所耦接的位线对的电压差达到使所述读出放大器能正常工作的幅度所需要的时间，所述冗余单元的位线延迟为所述冗余单元的存储电荷使其所耦接的位线对的电压差达到使反相器能够工作的幅度所需要的时间。

10.如权利要求9所述的读出放大器的控制电路，其特征在于，使所述读出放大器能正常工作的幅度基本等于使反相器能够工作的幅度。

11.如权利要求1所述的读出放大器的控制电路，其特征在于，所述冗余单元在读操作过程中始终存储“0”或始终存储“1”。

12.一种动态随机存取存储器，其包括存储阵列、存储阵列中的存储单元的读通路，其特征在于，所述存储阵列中还包括冗余单元，所述动态随机存取存储器还包括如权利要求1至10中任一项所述的读出放大器的控制电路。

13.如权利要求12所述的动态随机存取存储器，其特征在于，所述存储单元和所述冗余单元在所述动态随机存取存储器的存储阵列中同时制备形成。

14.如权利要求12所述的动态随机存取存储器，其特征在于，所述读通路包括第二延迟模块以及字线驱动模块。

15.如权利要求12所述的动态随机存取存储器，其特征在于，所述存储单元的读通路所产生的延迟与所述读出放大器的控制电路所产生的延迟相等。