[发明专利]像素结构及其制作方法

权利要求书

1.一种像素结构，包括：

基板；

薄膜晶体管，配置于该基板上，该薄膜晶体管具有漏极；

第一电极，配置于该基板上，且该第一电极覆盖并且接触该漏极；

平坦层，配置于该基板上，并且覆盖该薄膜晶体管以及该第一电极，该平坦层具有对应于该第一电极的凹陷；以及

第二电极，配置于该平坦层上，该第二电极包括相互平行的多个条状电极图案，该多个条状电极图案位于该凹陷内。

2.如权利要求1所述的像素结构，还包括：

图案化半导体层，配置于该基板上，该图案化半导体层包括半导体图案以及下电极图案，其中该半导体图案具有沟道区以及位于该沟道区两侧的源极区以及漏极区；

栅绝缘层，配置于该基板上，并且覆盖该半导体图案与该下电极图案；

图案化第一导电层，配置于该栅绝缘层上，该图案化第一导电层包括栅极图案以及上电极图案，其中该栅极图案位于该沟道区的上方，而该上电极图案位于该下电极图案的上方；

中间介电层，配置于该栅绝缘层上，并且覆盖该栅极图案以及该上电极图案；以及

图案化第二导电层，配置于该中间介电层上，该图案化第二导电层包括源极图案、漏极图案以及接垫图案，该源极图案经由贯穿该中间介电层与该栅绝缘层的第一贯孔而电性连接至该源极区，以作为该薄膜晶体管的源极，该漏极图案经由贯穿该中间介电层与该栅绝缘层的第二贯孔而电性连接至该漏极区与该下电极图案，以作为该薄膜晶体管的该漏极，且该漏极图案的一部分与该上电极图案重叠，该接垫图案经由贯穿该中间介电层的第三贯孔而电性连接至该上电极图案；

其中，该第一电极配置于该中间介电层上，且该第一电极覆盖并且接触该漏极图案；

该平坦层配置于该中间介电层上，并且覆盖该源极图案、该漏极图案、该第一电极以及该接垫图案，该平坦层具有第四贯孔，该第四贯孔暴露出部分的该接垫图案；以及

该第二电极经由该第四贯孔而电性连接至该接垫图案以及该上电极图案。

3.如权利要求2所述的像素结构，其中该半导体图案与该下电极图案相连接，而该第二贯孔暴露出该半导体图案与该下电极图案的连接处，以使该漏极图案同时电性连接到该半导体图案与该下电极图案。

4.如权利要求2所述的像素结构，其中该半导体图案为第一型掺杂，而该下电极图案为第二型掺杂。

5.如权利要求4所述的像素结构，其中该第一型掺杂为N型掺杂，而该第二型掺杂为P型掺杂。

6.如权利要求2所述的像素结构，其中该图案化半导体层的材料包括多晶硅，其中对应于该第一电极的该凹陷处的该平坦层的厚度介于至之间。

7.如权利要求1所述的像素结构，还包括：

图案化第一导电层，配置于该基板上，该图案化第一导电层包括栅极图案以及电极图案；

栅绝缘层，配置于该基板上，并且覆盖该图案化第一导电层；

图案化半导体层，配置于该栅绝缘层上，该图案化半导体层包括半导体图案，该半导体图案位于该栅极图案的上方；

图案化第二导电层，配置于该栅绝缘层上，该图案化第二导电层包括源极图案以及漏极图案，该源极图案与该漏极图案分别位于该半导体图案的两侧，以分别作为该薄膜晶体管的源极以及该漏极，且该漏极图案的一部分与该电极图案重叠；

其中，该第一电极配置于该栅绝缘层上，且该第一电极覆盖并且接触该漏极图案；

该平坦层配置于该栅绝缘层上，并且覆盖该源极图案、该漏极图案以及该第一电极；以及

该第二电极穿过该平坦层与该栅绝缘层而电性连接至该电极图案。

8.如权利要求7所述的像素结构，其中该图案化半导体层的材料包括非晶硅。

9.一种像素结构的制作方法，包括：

提供半成品，该半成品包括基板以及薄膜晶体管，该薄膜晶体管配置于该基板上，且该薄膜晶体管具有漏极；

形成第一电极于该基板上，该第一电极覆盖并且接触部分的该漏极；

形成平坦层于该基板上，该平坦层覆盖该薄膜晶体管以及该第一电极，该平坦层具有凹陷，该凹陷对应于该第一电极；以及

形成第二电极于该平坦层上，该第二电极包括相互平行的多个条状电极图案，该多个条状电极图案位于该凹陷内。