[发明专利]栅极的形成方法

说明书

技术领域

本发明涉及半导体制造领域，特别涉及一种栅极的形成方法。

背景技术

随着半导体制造工艺的不断发展，集成电路中的半导体器件的特征尺寸(CD，Critical Dimension)越来越小，晶体管和金属线路也变得越来越小并且越靠越近，在形成栅极的时候产生的线端缩短(LES，Line End Shortening)是一个较重要问题，LES表现为线端的实际的印刷位置和预定(设计)位置之间的差异。图1示出了线端缩短的问题，如图1所示，虚线所示的是预定(设计)形成的预期线路10，但是由于刻蚀效应和光阻拉回(PhotoResist Pullback)等原因，产生了显著数量的线端缩短的实际线路20。所述预期线路10具有线路侧端10b(相对两侧，另一侧未标示)、线路末端10a(相对两侧，另一侧未标示)，所述线路侧端10b的长度为L1，所述线路末端10a的宽度为W1；所述实际线路20具有线路侧端20b、线路末端20a，所述线路侧端20b的长度为L2，所述线路末端20a的宽度为W2。从图1可以看出，实际线路20的线路末端20a以及线路侧端20b分别较预期线路10的线路末端10a以及线路侧端10b有所缩短，缩短的量对应为L1-L2以及W1-W2，通常，LES比率可以定义为(L1-L2)/(W1-W2)。一般来说，L1-L2远大于W1-W2，因此，与线路侧端10b相比，LES在线路末端10a更大。

在实际刻蚀过程中，由于一般线路侧端10b和线路末端10a同时受到刻蚀并形成栅极的，因此，线路末端10a在刻蚀后的形状如图2中线路末端20a所示(图2中仅示出了其中一端)。图2中除了示出了图1所示的预定(设计)形成栅极的预期线路10，还示出了与预期线路10的线路末端10a相对的另一个虚线表示的预定(设计)形成栅极的预期线路10’，其线端包括线路侧端10’b、线路末端10’a，预期线路10’在刻蚀后形成的实际线路20’包括线路侧端20’b、线路末端20’a。从图2中可以看到，如果预定设计的预期线路10的线路末端10a与预期线路10’的线路末端10’a之间的距离为X1，而刻蚀后形成的实际线路20的线路末端20a以及实际线路20’的线路末端20’a由于产生了线端缩短，从而使线路末端20a与线路末端20’a之间的距离变为X2，X2大于X1。LES会导致器件性能降级、可靠性降低、产量损失、器件中的泄漏、特征尺寸的限制以及其他有关问题。

为了确保对于更小特征尺寸的制造的可行性，双重图形化(DoublePatterning)形成栅极是潜在解决方案之一。双重图形化方法一般有三种：光刻-刻蚀-光刻-刻蚀(LELE，Litho-Etch-Litho-Etch)、光刻-冻结-光刻-刻蚀(LFLE，Litho-Freeze-Litho-Etch)，以及间隔/自对准式双重曝光光刻(SADP，Spacer or self-aligned double-patterning)。其中，LELE是指在一个光刻步骤之后接着一个蚀刻步骤，然后再接着一个光刻、一个蚀刻步骤；以上的两个光刻步骤都是关键光刻步骤，也就是会产生迭对，换句话说，一个光刻步骤所曝光的图形与另一个光刻步骤曝光的图形的相对位置非常重要，例如：在采用LELE形成栅极时，前后两个光刻步骤曝光所形成的图形共同定义出栅极的图形。

图3至图6是现有技术中双重图形化形成栅极的俯视示意图，下面对现有技术中双重图形化形成栅极的过程作简要说明：

参阅图3，在用于形成栅极的栅极层101表面涂布光刻胶，光刻后形成如图3所示的图形化的光刻胶102。所述图形化的光刻胶102定义出预定(设计)形成栅极的线路宽度。所述栅极层101的材料一般为多晶硅。

参阅图4，以所述图形化的光刻胶102为掩膜对栅极层101进行刻蚀，直至暴露出栅极层101所覆盖的栅介质层103(一般为氧化层)，之后剥离图形化的光刻胶102，形成栅极层101a。

参阅图5，沉积抗反射层104，覆盖所述栅介质层103以及所述栅极层101a，并在所述抗反射层104上涂布光刻胶，光刻后形成图形化的光刻胶105。所述图形化的光刻胶105定义出预定(设计)形成栅极的线路末端之间的距离。图形化的光刻胶102和图形化的光刻胶105共同定义出预定(设计)形成栅极的图形。

参阅图6，以所述图形化的光刻胶105为掩膜对所述抗反射层104、栅极层101a进行刻蚀，直至暴露出栅介质层103，之后剥离图形化的光刻胶105，形成栅极层101b。图6所示的栅极层101b即为预定形成的栅极图形。