[发明专利]三维半导体器件

说明书

技术领域

发明构思涉及半导体器件。更具体地，发明构思涉及具有堆叠的字线层的三维半导体器件。

背景技术

半导体存储器件变得被更高度地集成以满足消费者对于高性能且买得起的电子器件的需求。也就是说，半导体器件的集成度是确定其价格的重要因素。因此，半导体存储器件的集成度必须增加以保持降低成本。典型的二维半导体存储器件或平面半导体存储器件的集成度主要由这种器件的单位存储单元占据的面积确定。按比例缩小单位存储单元的面积的能力取决于精细技术的水平，该精细技术用于形成构成存储单元的特征的精细图案。在这方面，需要高价、不同的设备部件用来形成精细图案。因此，限制了在增大二维半导体存储器件的集成度时能获得的成本节约。

发明内容

根据发明构思的一个方面，提供一种三维半导体器件，包括：基板；堆叠结构，每个堆叠结构包括在基板上的多个堆叠字线；第一互连层，包括第一互连并且设置在堆叠结构上；和第二互连层，包括第二互连并且设置在第一互连层上。堆叠结构在水平方向上彼此相邻的设置在基板上从而在基板上占据二维空间。每个第一互连电连接到堆叠结构的下部区中的一条字线，每个第二互连电连接到堆叠结构的位于下部区上的上部区中的一条字线。

根据发明构思的另一方面，提供了一种三维半导体器件，包括：基板；至少单层的多个互连，在基板上；和字线层的若干堆叠层，插置在基板与互连之间，其满足W1＜L*P2。这里，每个字线层包括多个字线组，每个字线组包括处于等电位状态的多条字线，每个互连连接到字线组的相应一个，L为字线的堆叠层数，W1为每层中字线组的节距，P2为在层中互连的最小节距。

附图说明

在附图中：

图1为半导体存储器件的方框图，该半导体存储器件包括根据发明构思的三维存储单元阵列；

图2为半导体存储器件的三维存储单元阵列的电路图；

图3至图5的每个均为根据发明构思的三维存储单元阵列的各自实例的透视图，该三维存储单元阵列可以构成图1的半导体存储器件的存储块；

图6为根据发明构思的三维半导体器件的第一实施方式的一部分的截面图；

图7为根据发明构思的三维半导体器件的第一实施方式的字线组的透视图；

图8为根据发明构思的三维半导体器件的第一实施方式的导电元件的透视图；

图9为图8所示的互连结构的一部分的透视图；

图10为三维半导体器件的第一实施方式的互连结构的布局图；

图11为根据发明构思的三维半导体器件的第一实施方式的导电元件的另一个实例的截面图；

图12为图11所示的互连结构的一部分的透视图；

图13为图11所示的三维半导体器件的互连结构的布局图；

图14为根据发明构思的三维存储器半导体器件的另一实施方式的截面图；

图15为根据发明构思的三维半导体器件的字线组的透视图；

图16为根据发明构思的三维半导体器件的第二实施方式的导电元件的透视图；

图17为图16所示的互连结构的一部分的透视图；

图18为图16所示的三维存储单元阵列的第二实施方式的互连结构的布局图；

图19为根据发明构思的三维半导体器件的第二实施方式的导电元件的另一个实例的透视图；

图20为图19所示的互连结构的一部分的透视图；

图21为图19所示的三维半导体器件的互连结构的布局图；

图22为包括根据发明构思的三维半导体器件的存储系统的方框图；

图23为包括根据发明构思的三维半导体器件的存储卡的方框图；和

图24为包括根据发明构思的三维半导体器件的数据处理系统的方框图。

具体实施方式

现将参考附图在其后更加全面地描述本发明构思的实施方式的实例和不同的实施方式。在附图中，为了清晰夸大了元件、层和区域的尺寸和相对尺寸以及形状。特别地，半导体器件的截面图大体是示意性的。同样，整个附图中相似的附图标记指示相似的元件。