[发明专利]三维半导体器件

权利要求书

1.一种三维半导体器件，包括：

基板；

堆叠结构，在水平方向彼此相邻地设置在所述基板上从而在所述基板上占据二维空间；

第一互连层，包括第一互连并且设置在所述堆叠结构上；和

第二互连层，包括第二互连并且设置在所述第一互连层上，

其中，每个堆叠结构包括多条堆叠字线从而具有在所述堆叠结构的下部区中的至少一条下部字线和在所述堆叠结构的上部区中的至少一条上部字线，该上部区位于该下部区上，和

每个第一互连电连接到所述下部字线中的一条，每个第二互连电连接到所述上部字线中的一条。

2.如权利要求1所述的器件，还包括在各自成对的所述堆叠结构中相邻的堆叠结构之间延伸的下部连接图案和上部连接图案，

其中，每个下部连接图案电连接相对于所述基板的上表面设置在相同高度的下部字线，和

每个上部连接图案电连接相对于所述基板的上表面设置在相同高度的上部字线。

3.如权利要求2所述的器件，其中所述下部连接图案和所述下部字线由相同材料形成并具有相同厚度，每个下部连接图案和与其连接的所述下部字线设置在关于所述基板的所述上表面的相同高度，和

所述上部连接图案和所述上部字线由相同材料形成并具有相同厚度，每个上部连接图案和与其连接的所述上部字线设置在关于所述基板的所述上表面的相同高度。

4.如权利要求3所述的器件，其中所述第一互连中的每个分别电连接到各自成对的所述下部连接图案中水平相邻的下部连接图案；和

所述第二互连中的每个分别电连接到各自成对的所述上部连接图案中水平相邻的上部连接图案。

5.如权利要求3所述的器件，具有单元阵列区和在单元阵列区外围之外的互连区，且

其中所述第一互连和所述第二互连以及所述下部连接图案和所述上部连接图案设置在所述互连区中，且

在平行于所述基板的上表面的水平方向上，一个下部连接图案与所述单元阵列区之间的距离大于在水平方向上一个上部连接图案与所述单元阵列区之间的距离。

6.如权利要求1所述的器件，其中所述第一互连和所述第二互连中的每个包括垂直于所述字线的纵轴纵向延伸的第一延伸部和平行于所述字线的纵轴从所述第一延伸部纵向延伸的第二延伸部。

7.如权利要求6所述的器件，其中每个互连的所述第一延伸部长于在平行于所述基板的上表面的水平方向上距离所述单元阵列区更远的任意其他互连的所述第一延伸部。

8.如权利要求6所述的器件，其中所述第一互连的所述第一延伸部在所述第二互连的所述第二延伸部下面延伸。

9.如权利要求1所述的器件，其中每个堆叠结构还包括在其最高区处的串选择线和在最低区处的接地选择线，

所述第一互连层还包括电连接到所述接地选择线的接地选择互连，和

所述第二互连层还包括电连接到所述串选择线的串选择互连。

10.如权利要求9所述的器件，其中在所述第一互连层与所述基板的上表面之间的所述距离大于在所述串选择线与所述基板之间所述距离。

11.如权利要求9所述的器件，还包括：

半导体图案，从所述基板延伸横穿所述堆叠结构的侧壁；和

数据存储层，插置在所述半导体图案与所述堆叠结构之间。

12.如权利要求11所述的器件，其中所述第一互连层包括横越所述字线并电连接到所述半导体图案的位线。

13.如权利要求1所述的器件，包括至少四个所述堆叠结构，且其中每个第一互连电连接到所述下部字线中四个水平相邻的下部字线，且每个第二互连电连接到所述上部字线中四个水平相邻的上部字线。

14.如权利要求1所述的器件，包括至少两个所述堆叠结构，且其中每个第一互连电连接到所述下部字线中两个水平相邻的下部字线，且每个第二互连电连接到所述上部字线中两个水平相邻的上部字线。