[发明专利]半导体器件及其制造方法

说明书

分案申请说明

本申请是于2008年2月27日递交的专利申请号为200880009111.1，发明名称为“半导体器件及其制造方法”的专利申请的分案申请。

技术领域

本发明涉及具有施加到晶体管沟道的应力的半导体器件及其制造方法。

背景技术

这些年来，半导体集成电路在集成度、高速以及能耗方面已经达到了较高水平，并且已经对改善晶体管的质量方面提出了更多要求。增强晶体管的能力存在许多方法。具体而言，在半导体器件的表面上层叠受应力薄膜的情况下通过在半导体器件上施加适当的应力而提高载流子的迁移率的方法已经广泛使用，因为其在100nm或更短的栅极长度的晶体管中没有副作用(例如，参考JP-A-2002-198368，JP-A-2005-57301，JP-A-2006-165335，and JP-A-2006-269768)。

参考图26-28中的制造工艺描述使用应力施加膜来制造晶体管的传统方法。

如图26(1)所示，在半导体衬底111上形成STI(浅沟槽隔离)结构的元件隔离区域114。

接着，如图26(2)所示，通过表面氧化形成氧化硅膜(未示出)作为当在硅衬底11中离子注入杂质时保护沟道的保护膜。然后，分别在n型晶体管区域和p型晶体管区域离子注入杂质，由此形成p型阱区域115和n型阱区域116。

然后，如图26(3)所示，移除保护性的氧化硅，以约1-3nm的厚度形成新的栅极氧化物膜141。

接着，如图26(4)所示，在栅极氧化物膜141上以约100-150nm的厚度形成多晶硅膜后，使用光刻技术和干法蚀刻技术，用多晶硅膜形成栅电极143和163。

接着，如图27(5)所示，通过杂质注入，在n型晶体管区域通过注入n型杂质(注入As离子、P离子等)形成n型延伸区域131和132，通过注入p型杂质(诸如B离子等)在p型晶体管区域形成p型延伸区域151和152。

接着，如图27(6)所示，在利用CVD方法和干法蚀刻方法形成包括约20nm-50nm厚度的氮化硅膜或氧化物膜的栅极侧壁绝缘膜133和153后，注入杂质离子，以形成n型晶体管区域中的源极/漏极区域135和136以及p型晶体管区域中的源极/漏极区域155和156。然后，通过瞬间在约1050℃温度下加热，活化杂质。

接着，如图27(7)所示，按照硅化物工艺技术，使用钴(Co)、镍(Ni)等在源极/漏极区域135、136、155和156以及栅电极143和163上形成厚度为20nm-50nm的硅化物电极137、138、157、158、139和159。

接着，如图28(8)所示，利用CVD方法、光刻方法和干法蚀刻方法，在p型晶体管103上形成厚度为约20nm-60nm、压应力为约1GPa-3GPa的氮化硅膜的压应力线性膜122。

此外，如图28(9)所示，利用CVD方法、光刻方法和干法蚀刻方法，在n型晶体管102上形成张应力为约1GPa-2GPa由氮化硅膜形成的张应力线性膜121。由于此线性膜的效应，压应力沿沟道的方向被施加到p型晶体管的沟道，以提高空穴的迁移率，张应力施加到n型晶体管的沟道，以提高电子的迁移率。

接着，如图28(10)所示，通过CVD方法形成由氧化硅(SiO₂)等形成的层间绝缘膜171。此外，在利用干法蚀刻技术钻出接触孔后，嵌入钨(W)等金属，以形成接触电极144、145、164和165，其连接到源极/漏极区域135、136、155和156，从而完成晶体管101。

在传统晶体管结构中，通过在完成的晶体管器件上形成应力薄膜，可以将应力施加到器件上并且比较容易地提高晶体管的迁移率；但是，存在这样的一个问题，与薄膜的应力相比，由于来自栅电极的排斥力，仅较小的应力被强加到晶体管的沟道。为了施加较大的应力，必须使得膜变厚或使得膜的内部应力自身变大。但是，当膜变厚时，存在一些问题，即，其与相邻晶体管部分开始接触，这降低了应力效应，并且因为氮化硅膜的一部分变厚而使得钻出接触孔变难。此外，当膜的内部应力变大时，存在产生膜的缺陷(诸如裂纹)的问题。

要解决的问题是，在在晶体管器件上形成具有应力的薄膜结构中，与薄膜的应力相比，由于来自栅电极的排斥力，仅较小的应力被施加到晶体管的沟道上。

本发明的目的在于通过提高施加在晶体管沟道区域的应力而增强电流提高效应。

发明内容