[发明专利]高速缓存系统

说明书

相关申请的交叉引用

本申请基于2010年2月10日提交的在先日本专利申请第2010-27111号并要求该申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明的实施例涉及一种存储在计算中使用的数据的高速缓存系统。

背景技术

在计算机系统中，通常与主存储器分离地设置少量的快速高速缓冲存储器。设置多个级别的高速缓冲存储器，以减少在发生高速缓存命中失误时对主存储器的访问。例如，可以在一级高速缓存和主存储器之间设置能够比主存储器更快地被访问的二级高速缓存。

在相关技术中，通过根据被称为双数据速率2(DDR2)的标准工作的主存储器来实现加速与CPU的数据传输的技术。DDR2是在同步计算机内部的各个电路时使用时钟信号的上升沿和下降沿两者的技术。与仅使用时钟的上升沿或者仅使用时钟的下降沿来同步各个电路的情况相比，根据DDR2，能够使每单位时间的处理效率提高到两倍。在DDR2标准中，存储器访问的最小单元是64字节。根据该值，将存储在高速缓冲存储器中的数据大小(行大小)类似地设置为64字节，以匹配关于主存储器的最小存储器访问单元。

例如，在日本未审查专利申请公开第2002-278836号中公开了与高速缓冲存储器相关的技术。

此外，被称为DDR3的标准已作为DDR的第三代投入了使用。虽然关于主存储器的内部和外部频率比与DDR2相同，但是在DDR3中的单个周期从主存储器读取的内部数据大小倍增到128字节。为了获得这种DDR3的最完全的潜力，需要以DDR2双倍的数据大小访问主存储器。

如上所述，如果以128字节为单元访问主存储器，而高速缓冲存储器的行大小与DDR2类似地保持在64字节，则高速缓存一致性控制变得复杂。高速缓存一致性控制是指用于将主存储器中的记录信息与高速缓冲存储器中记录的信息同步的过程。因此，可以想到将高速缓存系统的行大小扩展为128字节，即在访问主存储器时使用的相同字节数。

然而，如果将高速缓存系统的行大小扩展到两倍，则花费两倍数量的周期来将数据寄存在高速缓冲存储器中或者移出要替换的行上的数据。随着高速缓存寄存和移出处理的次数增加，管道逐渐被针对高速缓冲存储器的寄存和移出处理占据。其结果是，用于关于高速缓冲存储器读取和写入数据的过程在管道上变得较不频繁。

发明内容

根据本发明的一方面，高速缓存系统包括在计算单元之间输入/输出数据的一级高速缓冲存储器。一级高速缓冲存储器包括多端口存储器，每个多端口存储器包括：存储单元，其存储具有第一数据大小的单元数据；写入单元，其将顺序输入的多个单元数据同时写入到存储单元的连续位置；以及输出单元，其从存储单元读出并输出多个单元数据。当向一级高速缓冲存储器中写入具有作为第一数据大小的多倍的第二数据大小、并且被分割为单元数据的数据时，通过将顺序的单元数据写入到多端口存储器的子集中的输入端口寄存器中，并将顺序的单元数据写入到多端口存储器的另一子集中的输入端口寄存器中，来将数据存储在不同的多端口存储器中。

为了解决上述问题，高速缓存系统如下地工作。当将具有作为第一数据大小的任意多倍的第二数据大小的数据分割为单元数据并写入一级高速缓冲存储器中时，至少进行第一写入操作和第二写入操作。在第一写入操作中，将顺序的多个单元数据写入多个多端口存储器单元的子集中的输入端口寄存器中。在第二写入操作中，将顺序的多个单元数据写入多个多端口存储器单元的另一子集中的输入端口寄存器中。这样，将数据存储在不同的多端口存储器单元中。另外，当从一级高速缓冲存储器读出数据时，至少进行第一读取操作和第二读取操作。在第一读取操作中，从多个多端口存储器单元的子集的输出端口寄存器读出顺序的多个单元数据。在第二读取操作中，从多个多端口存储器单元的剩余子集的输出端口寄存器中读出顺序的多个单元数据。这样，从不同的多端口存储器单元读出数据。

根据本发明的一个实施例的高速缓存系统可以包括多个寄存器，用于同时将第一数据大小的数据输入到多个多端口存储器单元中。这样，将数据写入存储器中的连续位置。其结果是，能够将高速缓存系统的一级高速缓存行大小从64字节扩展为128字节，而不改变二级高速缓存和一级高速缓存之间的数据总线宽度，同时仍然保持将在一级高速缓存中寄存(和刷新(flushing))数据所需的处理时间相同的处理时间。换句话说，即使在扩展一级高速缓存行大小之后，也能够保持高速缓存利用率相同。

将至少通过在权利要求中特别指出的单元、特征和组合来实现并获得本发明的目的和优点。