[发明专利]快闪存储器结构及其制造与操作方法

说明书

技术领域

本发明涉及三维快闪存储器结构及其制造方法与操作方法，且特别是涉及一种三维堆叠AND型快闪存储器结构及其制造方法与操作方法。

背景技术

非易失性存储器元件在设计上有一个很大的特点是，当存储器元件失去或移除电源后仍能保存数据状态的完整性。目前业界已有许多不同型态的非易失性存储器元件被提出。不过相关业者仍不断研发新的设计或是结合现有技术，进行存储单元平面的堆叠以达到具有更高储存容量的存储器结构。例如已有一些多层薄膜晶体管堆叠的与非门(Not AND，NAND)型快闪存储器结构被提出。

然而，制造这些三维与非门(NAND)型快闪存储器结构的过程中，每层存储单元平面都需要许多道关键的光刻工艺来制作，十分耗费时间与制造成本。虽然三维结构可以得到更高的存储器密度，但是昂贵的成本也限制了三维堆叠快闪存储器结构的发展与应用。

再者，由于三维堆叠与非门(NAND)型快闪存储器结构的金属氧化物半导体场效晶体管(MOSFET，Metal-Oxide-Semiconductor Field-Effect Transistor)是串联设置，在读取速度上会受到影响而有一些延迟现象产生。

因此，相关设计者无不期望可以建构出三维快闪存储器结构，不但具有许多堆叠平面而达到更高的储存容量，且具有稳定和小型的存储器元件以被进行擦除和编程的操作，以及整体具有更快的读取速度。再者，也希望能透过低制造成本和简单的步骤，就能制造出此三维快闪存储器结构。

发明内容

本发明有关于一种三维堆叠AND型快闪存储器(3D stacked AND-typeflash memory)结构及其制造方法，并对于此三维堆叠AND型快闪存储器结构提出一些相关的操作方法，如读取、编程和擦除等操作。此三维堆叠AND型快闪存储器结构具有更快的读取速度，并且可适于一单元一位元(1bit/cell)操作和适于一单元双位元(2bits/cell)的操作。

根据本发明的实施例，提出一种三维堆叠AND型快闪存储器(3D stackedAND-type flash memory)结构。此结构包括多个存储单元平面设置成三维排列，且每一存储单元平面包括多条字线和多个电荷捕捉复合层(chargetrapping multilayers)交错排列，使相邻的两字线以设置其中的每一电荷捕捉复合层相互间隔开；多个位线组(sets of bit lines)和多个源极线组(sets ofsource lines)交错排列且垂直于该些存储单元平面设置；以及多个沟道组(setsof channels)和多个绝缘柱体组(sets of insulation pillars)交错排列，并垂直于存储单元平面设置，且每一沟道组设置于相邻的位线组和源极线组之间。

根据本发明的实施例，提出一种三维堆叠AND-型快闪存储器结构的制造方法。首先提供基板；并交替地形成多个栅极层(gate layers)和多个绝缘层(insulation layers)于基板上。接着，图案化该些栅极层和该些绝缘层，以形成多个字符堆叠体(WL stacks)，且图案化后每一字符堆叠体包括交替设置的图案化栅极层和图案化绝缘层，该些图案化栅极层适于作为多条字线且被图案化绝缘层隔开。之后，形成电荷捕捉复合层于这些字符堆叠体上，并衬里式地覆盖该些字符堆叠体的侧壁，且形成多个沟槽(trenches)分别位于衬有电荷捕捉复合层的该些字符堆叠体之间。接着，沉积导电层于这些字符堆叠体上并填满这些沟槽。并图案化导电层以形成多个位元堆叠体(BL stacks)，且这些位元堆叠体交互地被多个间隙(gaps)所隔开。之后，在每一位元堆叠体的两侧分别形成两掺杂区，且沟道垂直地设置两掺杂区之间，其中相邻的位元堆叠体相互隔绝。

根据本发明的实施例，提出一种操作方法。首先，提供如第一方面所提出的三维堆叠AND-型快闪存储器结构。于该结构中选择存储单元，且该存储单元位于该些存储单元平面其中之一平面处。于所选择的存储单元所在的存储单元平面处，各施加操作电压于紧邻该存储单元的两字线，以导通紧邻该存储单元的两字线。关闭邻近导通的两字线外侧的沟道。施加相应电压于所选择的该些位线组和该些源极线组至少其中之一组，而施以0V电压于其余未选择的该些位线组和该些源极线组。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合附图，作详细说明如下：

附图说明

图1为依照本发明实施例的部分三维堆叠AND型快闪存储器结构的示意图。