[发明专利]半导体装置的制造方法和等离子体蚀刻装置

说明书

技术领域

本发明涉及半导体装置的制造方法和等离子体蚀刻装置。

背景技术

在半导体装置的制造工序中，将半导体晶片等的基板配置在等离子体蚀刻装置的处理腔室内，对形成在基板的各种膜进行等离子体蚀刻。

在等离子体蚀刻装置中，使收容有半导体晶片等的基板的处理腔室内成为规定压力的减压气氛，并且将规定的处理气体供给到处理腔室内，利用高频电场等对该处理气体进行等离子体化。而且，通过使该处理气体的等离子体作用于基板，对形成在基板的各种膜进行等离子体蚀刻。

另外，已知有如下方法：在用这种等离子体蚀刻装置等进行的等离子体处理中，在对处理腔室内供给的混合气体中，暂时将使蚀刻得以进行的SF₆的供给短时间断续(间歇)地停止，其间在停止进行蚀刻的状态下，在表面形成氮化膜，由此不会发生下切(under cut)地对硅进行蚀刻的方法(例如，参照专利文献1)。

[专利文献]

专利文献1：日本特公平4-73287号公报

发明内容

在半导体装置中，随着从56nm到43nm乃至32nm等，其电路图案的微细化正在发展。因此，通过等离子体蚀刻形成的图案中，微细且高度较高或深度较深的图案增加，能够精度良好且均匀地并且以高选择比形成这种图案的技术正在被开发。然而，存在例如选择比和图案形状为权衡(trade off)关系等的问题，以高选择比形成细且深的孔或细且高的线和空间(line and space)等的图案是困难的。

本发明是针对上述现有的情况而完成的，提供能够精度良好且均匀地并且以高选择比形成微细的图案的半导体装置的制造方法和等离子体蚀刻装置。

解决课题的方法

本发明的半导体装置的制造方法，其包括将基板收容在处理腔室内并对形成在上述基板的被蚀刻膜进行蚀刻的等离子体蚀刻工序，上述半导体装置的制造方法的特征在于：在上述等离子体蚀刻工序中，对上述处理腔室内供给处理气体，该处理气体包括规定的多种气体的混合气体，并且，将一个循环的工序以等离子体中途不消失的方式(以中途不熄灭等离子体的方式)连续地至少重复进行三次以上，该一个循环的工序包括：使多种气体中的至少一种气体的流量，在第一时间中为第一流量的第一工序和在第二时间中为流量与上述第一流量不同的第二流量的第二工序，上述第一时间和上述第二时间为1秒以上15秒以下，上述第一工序中的上述处理气体的总流量与上述第二工序中的上述处理气体的总流量相同，或者在双方不同的情况下，总流量之差为多的一方的总流量的10％以下，在上述第一工序和上述第二工序中的任一工序中，用于对上述被蚀刻膜进行蚀刻的气体包含在上述处理气体中。

发明效果

根据本发明，能够提供精度良好且均匀地并且以高选择比形成微细的图案的半导体装置的制造方法和等离子体蚀刻装置。

附图说明

图1是示意地表示本发明的一个实施方式的等离子体蚀刻装置的结构的图。

图2是用于说明本发明的一个实施方式的半导体装置的制造方法的图。

图3是实施例1、比较例1、比较例2的图案的电子显微镜照片。

图4是表示对蚀刻速率的面内均匀性进行调查而得的结果的图表。

图5是表示对蚀刻速率的面内均匀性进行调查而得的结果的图表。

图6是表示对蚀刻速率的面内均匀性进行调查而得的结果的图表。

图7是表示对蚀刻速率的面内均匀性进行调查而得的结果的图表。

图8是表示对蚀刻速率的面内均匀性进行调查而得的结果的图表。

图9是表示对蚀刻速率的面内均匀性进行调查而得的结果的图表。

图10是表示对蚀刻速率的面内均匀性进行调查而得的结果的图表。

图11是表示对蚀刻速率的面内均匀性进行调查而得的结果的图表。

图12是表示对蚀刻速率的面内均匀性进行调查而得的结果的图表。

图13是表示对蚀刻速率的面内均匀性进行调查而得的结果的图表。

图14是表示切换工序时等离子体的发光强度随时间变化的图表。

图15是表示切换工序时等离子体的发光强度随时间变化的图表。

图16是表示对蚀刻速率的面内均匀性进行调查而得的结果的图表。

图17是表示切换工序时等离子体的发光强度随时间变化的图表。

图18是表示切换工序时等离子体的发光强度随时间变化的图表。

图19是表示实施例2的半导体晶片的结构的图。

图20是表示实施例2、比较例3、比较例4的图案的电子显微镜照片。