[发明专利]PN结及其制造方法

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种PN结及其制造方法。

背景技术

BiCMOS集成电路是由双极型门电路和CMOS门电路构成的集成电路，其特点是将双极工艺和CMOS工艺兼容，在同一芯片上以一定的电路形式将双极型电路和CMOS电路集成在一起，兼有高密度、低功耗和高速大驱动能力等特点。

在BiCMOS的制做过程中，通常会形成PN结结构，在公告号为CN101252151C的中国专利申请中就公开了一种PN结结构。

参考图1示出了现有技术PN结一实施例的示意图。所述PN结包括基极101、位于基极101上设置有发射极窗口的介质层、填充于发射极窗口的发射极104。所述基极101为N型掺杂的半导体层，所述发射极104为P型掺杂的半导体层，在基极101和发射极104之间形成有PN结105，其中，所述介质层包括依次位于基极101上的氧化硅102、氮化硅层103，也就是说，所述发射极窗口由氧化硅102和氮化硅层103围成。

现有技术中，图1所示PN结的制造方法包括以下步骤：提供衬底；在衬底上依次形成基极、氧化硅、氮化硅层；蚀刻所述氮化硅层、氧化硅形成露出所述基极的发射极窗口；通过所述发射极窗口对基极进行N型掺杂；向发射极窗口填充发射极材料，形成发射极；对所述发射极进行P型掺杂。通过所述发射极窗口对基极进行掺杂时，在发射极窗口所露出的基极上形成较深的掺杂区，而由于所述氧化硅和氮化硅层具有一定的厚度，在氧化硅和氮化硅层下方形成的掺杂区较浅，从而导致插塞形的PN结的形成(如图1中虚线所示)。

由于插塞形的PN结中位于氧化硅和氮化硅层下方的掺杂区较浅，在向PN结加载偏置电压时，在耗尽层靠近发射极，容易产生漏电流。

发明内容

本发明解决的问题是提供一种PN结及其制造方法，避免漏电流的产生。为解决上述问题，本发明提供一种PN结，包括：第一掺杂的第一半导体层；位于第一半导体层上的介质层，所述介质层中设置有开口，所述开口露出所述第一半导体层，所述介质层的横截面为开口端厚度较小的楔形；填充于所述开口、且覆盖于所述介质层上的第二掺杂的第二半导体层。

所述介质层为氧化硅。

所述第一掺杂为N型掺杂，所述第二掺杂为P型掺杂。

所述第一半导体层为基极，所述第二半导体层为发射极。

所述基极的材料采用掺入锗的硅，所述发射极的材料为硅。

所述氧化硅在开口端厚度在200～的范围内。

相应地，本发明还提供一种PN结的制造方法，包括：提供衬底，在所述衬底上形成第一半导体层，所述第一半导体层为第一掺杂的半导体层；在所述第一半导体层上形成介质层，图形化所述介质层，在所述介质层中形成开口，在形成开口的过程中减薄所述介质层，形成开口端厚度较小的楔形介质层；向所述开口中填充半导体材料，形成覆盖于介质层上的第二半导体层；对所述第二半导体层进行第二掺杂。

所述介质层为氧化硅，所述图形化所述介质层的步骤包括通过湿刻法图形化所述氧化硅，所述湿刻法中使用的溶液为氢氟酸。

在所述第一半导体层上形成介质层的步骤中，所述介质层的厚度在800～的范围内。

所述图形化所述介质层，在所述介质层中形成开口的步骤之后，所述开口端的介质层的厚度在200～的范围内。

所述对所述第二半导体层进行第二掺杂的步骤包括，通过离子注入方式对第二半导体层进行第二掺杂。

与现有技术相比，本发明具有以下优点：

1.所述PN结可以避免形成插塞形的掺杂区，在保持其他电性参数不变的同时，可以避免因PN结较浅而引起的漏电流较大的问题；

2.本发明提供的PN结制造方法中，无需在氧化硅上沉积氮化硅，简化了工艺制程。

附图说明

图1是现有技术PN结一实施例的示意图；

图2是本发明PN结一实施例的示意图；

图3是本发明PN结制造方法一实施方式的流程示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。