[发明专利]多核DSP可重构专用集成电路系统

说明书

技术领域

本发明涉及的是一种数字信号处理技术领域的装置，具体是一种多核DSP可重构专用集成电路系统。

背景技术

在大规模计算领域中，可重构系统是目前体系结构的一个研究热点，它将通用处理器的灵活性和ASIC(专用芯片)的高效性很好地结合起来，是面向大规模计算中比较理想的解决方案。

传统DSP具有运算速度低、硬件结构不可重构、开发升级周期长和不可移植等缺点，在面向大规模计算时，这种缺点就更加明显。ASIC在性能、面积和功耗等方面具有较大优势，但多变的应用需求和快速增长的复杂度使得ASIC的设计和验证难度大，开发周期长，很难满足产品快速应用的要求。在可编程逻辑器件中，虽然Xilinx公司的Virtex-6系列FPGA(现场可编程门阵列)利用600MHz的DSP48E1 slice实现了超过1000 GMACS(1×10¹²次乘累加运算/秒)的性能，但在面向大规模计算时，需要配置的电路规模过大，综合和配置时间过长，且实际工作频率不高，难以保持高性能的同时，追求灵活性和低功耗的目标。

在已有的关于DSP的可重构研究中，有美国华盛顿大学和西北大学的图腾(TOTEM)计划，西北工业大学的龙腾DR可重构DSP处理器研究。他们均已研究可重构的DSP为主要目标，强调其高性能和灵活性，却牺牲了其作为通用处理器的逻辑控制性。由于DSP的串行结构，进行复杂运算时可能来回循环几百次，因此速度反而不是很快，单个DSP处理器很难满足10 GMACS以上的性能需求，在大规模计算时，往往需要高级别并行处理的情况，单DSP的劣势就更加明显。在大众市场上，TI(Texas Instruments)公司的“达芬奇(Da Vinci)”系列产品将DSP和CPU相结合，但该技术并未涉及可重构技术。

经对现有技术文献的检索发现，中国专利申请号为：200410013670.3，名称为：一种基于CORDIC单元的阵列式可重构DSP引擎芯片结构，该专利公开了一种以CORDIC算法为核心的粗颗粒度基本单元组成的可重构(硬件可编程)阵列式芯片内部结构。以及，中国专利申请号为：200610086398.0，名称为：可重构数字信号处理器，该发明公开了一种可重构数字信号处理器(DSP)，器件内部的硬件资源可根据不同的应用需求进行结构重组，能够实现多种形式的滤波运算。但是，两者没有充分利用CPU的逻辑控制能力，在面向大规模运算时，其计算效率难以达到最高效。

另经检索发现：美国专利文献号2002/0056030A1，名称为：Shared Program Memory For use in Multicore DSP DEVICES(用于多核DSP设备的共享内存)，提出包含共享式程序存储器的多核DSP，能够减少功耗开销。但也并未涉及到可重构的思想。以及美国专利文献号2008/0189514 A1，名称为：Reconfigurable Logic in Processors(处理器中的可配置重构逻辑单元)指出，处理器内部处理单元可根据实际应用来配置重构逻辑单元。但是，每个处理单元在一个线程选择时，由控制程序配置，这种基于SIMD的处理器在能效上开销很大。

发明内容

本发明针对现有技术存在的上述不足，提供一种多核DSP可重构专用集成电路系统，在保持ASIC的高性能和低功耗的基础上，又拥有了可编程逻辑器件的设计可修改性和灵活性等特点。这种技术与SoC的IP复用技术可以很好地结合，多核DSP可重构ASIC是以DSP多核阵列为核心，同时集成了控制逻辑、嵌入式内存和数据接口等IP模块，从而能够灵活、高效地实现大规模计算。

本发明是通过以下技术方案实现的，本发明包括：内部总线以及与之相连接的控制处理器内核、增强型直接内存存取、输入输出缓存、DSP多核阵列、配置信息缓存、可重构逻辑单元和内部缓存，其中：控制处理器内核通过内部总线进行数据、地址及控制信息的传输，增强型直接内存存取通过内部总线与内部缓存、输入输出缓存、DSP多核阵列相连接并传输DSP多核阵列所处理的数据信息，DSP多核阵列通过内部总线与配置信息缓存、可重构逻辑单元相连接并传输配置和可重构信息，内部总线采用基于多级路由和可配置直连的可重构的片上互联方式。