[发明专利]多核DSP可重构专用集成电路系统

权利要求书

1.一种多核DSP可重构专用集成电路系统，包括：内部总线以及与之相连接的控制处理器内核、增强型直接内存存取、输入输出缓存、DSP多核阵列、配置信息缓存、可重构逻辑单元和内部缓存，其特征在于：控制处理器内核通过内部总线进行数据、地址及控制信息的传输，增强型直接内存存取通过内部总线与内部缓存、输入输出缓存、DSP多核阵列相连接并传输DSP多核阵列所处理的数据信息，DSP多核阵列通过可重构的片上互联方式与配置信息缓存、可重构逻辑单元相连接并传输配置和可重构信息。

2.根据权利要求1所述的多核DSP可重构专用集成电路系统，其特征是，所述的控制处理器内核包括：两个中央处理器、中断控制器、侦测控制单元、一致性接口、二级缓存、数据缓存和指令缓存，其中：中央处理器与数据缓存相连接并传输数据缓存信息，中央处理器与指令缓存相连接并传输指令缓存信息，中断控制器连接中央处理器与侦测控制单元并传输中断信息，二级缓存与一致性接口相连接并传输数据信息和指令信息。

3.根据权利要求1所述的多核DSP可重构专用集成电路系统，其特征是，所述的DSP多核阵列包括：若干数字信号处理器、若干双端口寄存器、可重构固核、侦测逻辑单元和时钟控制电路，其中：数字信号处理器与侦测控制逻辑单元相连接并传输数据与配置信息，双端口寄存器连接数字信号处理器与可重构固核并传输数据可重构信息和固核可重构信息，时钟控制电路与侦测控制逻辑单元、可重构固核相连接并传输时钟控制信息。

4.根据权利要求1所述的多核DSP可重构专用集成电路系统，其特征是，所述的可重构逻辑单元由粗粒度结构或混合粒度结构的可编程逻辑块通过布线与增强型计算加速部件相连而组成，其中：增强型计算加速部件采用基于IEEE 754标准的浮点运算单元。

5.根据权利要求1所述的多核DSP可重构专用集成电路系统，其特征是，所述的数据缓存和指令缓存分别为数据代码指令追踪缓存设计数据缓存以及动态跟踪缓存实现指令缓。

6.根据权利要求1所述的多核DSP可重构专用集成电路系统，其特征是，所述的可重构的片上互联方式是指：采用自适应的路由控制机制，在多级路由之间加设可配置直连，为片上互连连接的设备提供低延迟的通信，其中：直连的建立和拆除通过FPGA的动态可重构的技术实现。