[发明专利]多级测试响应压缩器

说明书

本申请是申请号为200780010367.X、申请日为2007年2月19日以及发明名称为“多级测试响应压缩器”的中国专利申请的分案申请。

相关申请的交叉引用

本申请要求以下申请的优先权：2006年2月17日提交的名为“Multi-Stage Test Response Compactors”的美国临时专利申请No.60/774,431；2006年7月22日提交的名为“Multi-Stage Test Response Compactors”的美国临时专利申请No.60/832,466；以及2006年10月20日提交的名为“Multi-Stage Test Response Compactors”的美国临时专利申请No.60/853,055。在此通过参考引入上述每个申请。

技术领域

所公开的技术涉及测试电子电路，尤其是使用压缩硬件来测试电子电路。

背景技术

针对可能的缺陷测试电子电路可能生成大量测试数据(例如，测试响应)，尤其是在电路较大和/或复杂的情况下。可以压缩电路中由扫描链存储的测试响应，以允许例如可以通过电路外部的自动测试设备(ATE)来使用较少的测试资源(例如，测试管脚)对该响应进行分析。存在测试响应压缩器，但是这些设备的压缩比通常限于扫描链的数目与压缩器输出数目的比。由此，需要一种有可能提供更高压缩比的压缩机制。

发明内容

在此公开了改进测试响应压缩器的示例性实施方式、此类压缩器的设计和操作方法以及使用此类压缩器的系统。此类压缩器的某些实施方式在此称作“X-(su)press”或者“X-press”测试响应压缩器，并且包括：第一压缩部分、第二压缩部分(在此有时称作“过载”部分)、以及用于选择性地对一个或者多个测试响应位进行掩码的扫描链选择逻辑。在此公开的技术的某些实施方式提供了1000x量级的压缩比。在此公开的压缩器的示例性实施方式可以维持与传统基于扫描的测试情况大致相同的覆盖以及大致相同的诊断辨析率。扫描链选择方案的某些实施方式可以显著降低或者完全消除在测试响应中出现的进入压缩器的未知状态。

所公开技术的各个方面和特征(可以单独实现或者可以彼此相结合来实现)可以包括以下内容：(1)与多个扫描链结合工作的多级测试响应压缩器架构，其通常保持了空间压缩的益处，并且提供相对较高的压缩比；(2)可以与压缩器集成的多层级扫描链选择逻辑；以及(3)用于根据扫描链的分级来针对每个图案确定用来抑制未知(“X”)状态的扫描链选择掩码的方法。

在所公开技术的某些实施方式中，提供了具有扫描链选择逻辑(例如，用于选择性地对一个或者多个测试响应位进行掩码)的两级测试响应压缩器。该压缩器的实施方式能够处理多种X状态属性，提供高于扫描链与压缩器输出比率的压缩比，和/或提供高诊断辨析率。另外，在某些实施方式中，片上压缩器和注册电路记录故障日志信息。这使测试时间显著降低。此外，在此描述的多级压缩器的实施方式适用于传统内核，其中在该传统内核中，仅可通过外部方案来实现较高的压缩比(这是由于其扫描链配置通常不能改变)。

另外，在此描述了一种用于合成选择逻辑以便对一个或者多个测试响应位进行掩码的示例性方法。这些技术可以减少操作选择逻辑所需的数据。此外，公开了用于针对选择逻辑来确定掩码位(在此也称作“掩码指令”或者“掩码指令位”)的示例性选择技术。

在此公开的一个示例性实施方式是用于压缩被测试电路的测试响应的装置。该装置例如包括：第一空间压缩器，包括多个第一压缩器输入和第一压缩器输出；寄存器，包括耦合至第一压缩器输出的寄存器输入以及多个寄存器输出；以及第二空间压缩器，包括耦合至所述多个寄存器输出的多个第二压缩器输入以及第二压缩器输出。在这些实施方式的某些实现中，寄存器可进行操作以通过寄存器输入来加载测试响应位，以及通过多个寄存器输出来并行地输出测试响应位。在某些实施方式中，所述第一空间压缩器以及所述第二空间压缩器是无反馈的。在某些实施方式中，所述第一空间压缩器以及所述第二空间压缩器包括相应的XOR(异或)门或者XNOR(异或非)门的网络。在某些实施方式中，所述第一空间压缩器以及所述第二空间压缩器的至少一个是流水线化的空间压缩器。所述寄存器可以包括两个或者多个串联耦合的顺序元件。所述寄存器可进行操作以串行地加载所述测试响应位。在某些实施方式中，所述第一空间压缩器包括多个第一压缩器输出，并且在某些实施方式中，所述第二空间压缩器包括多个第二压缩器输出。