[发明专利]一种支持芯片位置受约束限制的多项目晶圆切割方法

说明书

技术领域

本发明涉及晶圆切割方法，具体涉及一种支持芯片位置受约束限制的多项目晶圆切割方法。

背景技术

多项目晶圆(Multi Project Wafer，简称MPW)，就是将多种具有相同工艺的集成电路设计放在同一个掩模板(Reticle/Mask，也称为光罩)上流片，制造完成后，每个设计项目可以得到数十片芯片样品，这一数量对于原型(Prototype)设计阶段的实验、测试已经足够了。而该次制造费用就由所有参加多项目晶圆的项目按照各自所占的芯片面积分摊，成本仅为分别对单个项目进行原型制造成本的5％-10％，极大地降低了产品开发风险、培养集成电路设计人才的门槛和中小集成电路设计企业在起步时的门槛。

在实际的晶圆生产过程中，晶圆的整个区域被划分为多个相同的Reticle，每个Reticle上的芯片排布通常相同。通常来说，给定一个既定的芯片集合，优化的目标是使得这些芯片排布组合而成的Reticle面积最小，这个过程被称为布局规划(Floorplan)，可以通过手动或自动化程序来完成。R.H.J.M.Otten在标题为Automatic Floorplan Design(Proceedings of 19th ACM/IEEE Design Automation Conference，1982，261-267)的文章和D.F.Wong与C.L Liu在标题为A New Algorithm for FloorPlan Designs(Proceedings of 23rd ACM/IEEEDesign Automation Conference，1986，101-107)的文章中指出，Floorplan可以分为两种类型：可切割(Slicing)(如图1所示)与不可切割(Non-Slicing)(如图2所示)。Slicing的floorplan是指其可以仅仅通过重复地在水平或者垂直方向上切割来获得，晶圆上的布局规划较常采用这种方式。在处理slicing floorplan平面图结构(如图3所示)时可用可切割树(Slicing Tree)(如图4所示)和波兰表达式(Polish Expression)(如图5所示)来表示模块间的位置关系。调整芯片间的位置关系等同于调整可切割树Slicing Tree或波兰表达式PolishExpression的结构。

自动化的版图规划常采用模拟退火迭代算法。由于模拟退火算法本身的局限性，即使进行版图规划的芯片，部分大小完全一致或者近似，模拟退火算法的优化过程往往不能够将它们自动排列到邻近位置以达到使掩模板总体面积最小化的目的，使得一个晶圆上无法切割划分出更多个掩模板。

同时由于后期芯片测试过程的需要，某些指定芯片需要被放置在掩模板上的特定位置，该特定位置主要指相对位置和有位置上下限的绝对位置。因此，传统的芯片自动布局规划技术并不支持此项功能，从而更无法达到使芯片排布组合而成的掩模板面积最小化的目的；而如果采用人工手动布局的方式，不但难以使芯片组合出符合位置约束限制的布局，且更难以达到在芯片受位置约束限制的条件下尽可能最小化掩模板面积的要求。

发明内容

本发明提供了一种支持芯片位置受约束限制的多项目晶圆切割方法，在根据测试需要对指定芯片位置实现各类限制的情况下，使芯片排布组合而成的掩模板面积达到最小化，使得一个晶圆上可以切割划分出更多个掩模板，大大降低相应的成本。

一种支持芯片位置受约束限制的多项目晶圆切割方法，包括：

(1)获取芯片的个数、面积以及位置摆放的信息；

位置摆放信息包括根据实际生产测试要求对某些芯片在掩模板上进行特定位置摆放的信息以及将某些形状大小相同或相似的芯片放置在相邻位置的信息，其中两个芯片任意一条边长度相等，则认为两者形状大小相似。

(2)根据步骤(1)中芯片的位置摆放信息，将形状大小相同或相似需要被放置在相邻位置的芯片归属于同一个子版图分组，将形状大小相同或相似需要被放置在相邻位置的芯片与子版图分组或者子版图分组与子版图分组归属于一个父版图分组，并构建对应的层次化版图分组信息；

层次化版图分组是指：指定分组的时候可以类似a.b的方式指定芯片的版图分组名，父分组名a和子分组名b之间使用点号间隔。如两个大小相同或相似需要被放置在相邻位置的芯片组成子分组b，那么这两个芯片的版图分组名为b，若子分组b又与其他的芯片或子分组组成父分组a，那么这两个芯片的版图分组名为a.b。