[发明专利]交替式ADC

说明书

技术领域

本发明总体涉及模数转换器（ADC），尤其涉及交替式ADC（interleaved ADC）。

背景技术

高性能ADC在逐渐减小的CMOS工艺技术中通常不遵守数字电路实现的“摩尔定律”面积和功率曲线。ADC的噪声和分辨率要求规定了功率约束（较低噪声需要较高功率）和面积限制（超过部件匹配要求）。另外，随着ADC采样率增加，典型的架构由于时序限制而不能提供所需的性能。

参考附图中的图1A，参考数字100总体指代常规的ADC 100。ADC 100通常包括若干级102-1到102-N、ADC 106（其通常为快闪式ADC）以及数字输出电路104。级102-1到102-N通常按一顺序彼此串联耦合，其中第一级102-1接收模拟输入信号，并且其中后续级102-2到102-N中的每一级分别接收来自前一级102-1到102-（N-1）的残差信号。ADC106耦合到最后一级102-N（接收它的残差信号）。基于它的输入信号（残差信号或者模拟输入信号），级102-1到102-N和ADC 106能够解析（resolve）一部分模拟输入信号，它们被提供给数字输出电路104。接着，数字输出电路104可以执行纠错或者其它数字处理，以产生数字输出信号DOUT。

现在转到图1B和图1C，可以更详细地看到级102-1到102-N（为了简单，下文称为级102）。级102通常包括：跟踪与保持（T/H）电路108（即T/H放大器）、ADC 110、模数转换器（DAC）112、加法器114以及残差放大器116。在操作中，T/H电路110在时钟信号CLK的逻辑高状态期间进入跟踪相位/阶段T，在时钟信号CLK的逻辑低状态期间进入保持相位/阶段H。在跟踪相位T期间，T/H电路对它的模拟输入信号SIN（它可能是模拟输入信号AIN或者来自前一级的残差信号）进行采样。在保持相位H期间，将采样的信号提供给ADC 110和加法器114。ADC 110解析一部分信号SIN，将解析的比特提供给数字输出电路104和DAC 112。DAC 112将解析的比特转换成模拟信号，该模拟信号被提供给加法器114。加法器114确定采样信号和来自DAC的模拟信号之间的差，该差通过放大器116被放大并输出作为残差信号ROUT。

ADC 100有一些缺点。具体地，时序会使性能下降。在操作中，模拟处理（由ADC 100和DAC 112进行量化，由加法器114进行减法，并且由放大器116进行放大）在非常紧的时间内发生，也就是在半个时钟信号CLK（其操作为采样时钟）周期内发生。虽然ADC 100非常适合低噪声系统，但是它通常局限于低采样率，以允许足够的时间进行模拟处理。

转到图2A到图2C，可以看到另一个示例常规ADC 200。ADC 200与ADC 100具有大致相同的功能。然而，流水线中存在差别；即，级102-1到102-N被级202-1到202-N以及输入放大器204所代替。（图1B的）级102与级202-1到202-N（下称202）之间的差别在于，在T/H电路108与加法器114之间插入了额外的T/H电路206。T/H电路108和206在时钟信号CLK的相反的逻辑状态中进入跟踪相位T和保持相位H。这种布置允许宽松的时序，因为采样的信号在时钟信号CLK的整个周期都被保持，但是T/H电路206的添加增加了噪声（即，每个T/H电路206增加3dB）。为了补偿噪声恶化，每个T/H电路108和206的功耗被加倍，导致功耗是单个T/H系统的四倍。

因此，需要一种改进的ADC。

在以下文献中描述了其它常规电路的一些示例：美国专利US3,059,228、3,735,392、3,820,112、5,180,932以及5,391,936。

发明内容

因此，本发明的示例实施例提供了一种装置。该装置包括：多个跟踪与保持（T/H）电路，其接收模拟输入信号；多路复用器，其耦合到每一个T/H电路；模数转换器（ADC），其耦合到多路复用器；以及时钟电路，其接收时钟信号并且耦合到每一个T/H电路和多路复用器，其中时钟电路控制T/H电路，使得T/H电路的跟踪相位是大致非重叠的，并且其中时钟电路控制每一个T/H电路和ADC之间通过多路复用器的耦合。

根据本发明的示例实施例，该装置进一步包括：数模转换器（DAC），其耦合到ADC；加法器，其耦合到DAC和多路复用器，以便确定DAC的输出信号和多路复用器的输出信号之间的差；以及放大器，其耦合到加法器。

根据本发明的示例实施例，时钟电路进一步包括时钟分频器。