[发明专利]具有精确电流引导的低功率高速差动驱动器

说明书

技术领域

本发明大体上涉及差动驱动器，且更特定来说，涉及混合(mixed)(或混合(hybrid))模式差动驱动器。

背景技术

参考图式的图1，参考数字100一般指示常规电路。电路100具有驱动器102，其通过输入端子INP及INN接收差动输入信号以驱动负载104(其包括电阻RL)。并且，驱动器102一般包含NPN晶体管Q1及Q2、NMOS晶体管Q3及Q4、电阻器R1及R2及电流源106。

在操作中，驱动器102提供电流通过输出端子OUTP及OUTN以驱动负载104。当逻辑高或“1”被施加到晶体管Q1的基极且逻辑低或“0”被施加到晶体管Q2的基极时，电流通过晶体管Q1及电阻器R1源送到端子OUTP，同时晶体管Q4(因为晶体管Q3及Q4交叉耦合)从输出端子OUTN汲取电流。或者，当逻辑高或“1”被施加到晶体管Q2的基极且逻辑低或“0”被施加到晶体管Q1的基极时，电流通过晶体管Q2及电阻器R2源送到端子OUTN，同时晶体管Q3(同样因为晶体管Q3及Q4交叉耦合)从输出端子OUTP汲取电流。

然而，使用此配置，晶体管Q3及Q4的切换速度为驱动器102的操作速度的限制性因素。在双极性CMOS或BiCMOS工艺中，晶体管(其为场效应晶体管或FET)具有低的切换速度，所以对于使用BiCMOS工艺制造的集成电路或IC来说，驱动器102是不合意的。然而，简单地以双极性晶体管(即，NPN晶体管)替代晶体管Q3及Q4以发挥较高切换速度的优势也将是不合意的，因为双极性晶体管的结型二极管将限制输出电压摆幅。或者，因为晶体管Q3及Q4的性质，跨越端子OUTP及OUTN的静电放电或ESD事件可损坏晶体管Q3及Q4。此外，使用晶体管Q3及Q4可导致来自正反馈的振铃及/或封闭。因此，需要一种改善的驱动器。

一些其它常规电路描述于以下文献中：第6,847,232号美国专利；第2002/0140461号美国专利预授权公开案；第EP0476341号欧洲专利；及Abugharbieh等人的“An ultralow power 10Gbps LVDS output driver(极低功率10Gbps LVDS输出驱动器)”，Bipolar/BiCMOS电路及技术会议2008，10月13日至15日，2008，页码5到8。

发明内容

因此，本发明的实例实施例提供一种设备。所述设备包含第一前馈电阻器-电容器(RC)网络，其由差动输入信号的第一部分控制；第二前馈RC网络，其由差动输入信号的第二部分控制；第一输入晶体管，其耦合到所述第一前馈RC网络；第二输入晶体管，其耦合到所述第二前馈网络；第一输出晶体管，其在其控制电极处耦合到所述第一输入晶体管，其中所述第一输出晶体管的尺寸与所述第一输入晶体管的尺寸的比率为N比1，且其中N大于1；第二输出晶体管，其在其控制电极处耦合到所述第二输入晶体管，其中所述第二输出晶体管的尺寸与所述第二输入晶体管的尺寸的比率为N比1；第一输出端子，其耦合到所述第一输出晶体管；第二输出端子，其耦合到所述第二输出晶体管；及电流源，其耦合到所述第一输入晶体管、所述第二输入晶体管、所述第一输出晶体管及所述第二输出晶体管。

根据本发明的实例实施例，所述设备进一步包含：第一输入端子，其接收所述差动输入信号的第二部分；第二输入端子，其接收所述差动输入信号的第一部分；第一驱动晶体管，其在其第一无源电极处耦合到所述第一输出晶体管，且在其控制电极处耦合到所述第一输入端子；及第二驱动晶体管，其在其第一无源电极处耦合到所述第二输出晶体管，且在其控制电极处耦合到所述第二输入端子，其中所述第一驱动晶体管的尺寸约与所述第二驱动晶体管的尺寸相同。

根据本发明的实例实施例，所述电流源进一步包含第一电流源，且其中所述设备进一步包含：第二电流源，其耦合到所述第一驱动晶体管的第一无源电极；及第三电流源，其耦合到所述第二驱动晶体管的第一无源电极。

根据本发明的实例实施例，所述设备进一步包含旁路电容器，其耦合在所述第一输出晶体管与所述第二输出晶体管之间。

根据本发明的实例实施例，所述设备进一步包含：第一电阻器，其耦合在所述第一驱动晶体管的第一无源电极与所述第一输出晶体管的第一无源电极之间；及第二电阻器，其耦合在所述第二驱动晶体管的第一无源电极与所述第二输出晶体管的第一无源电极之间，其中所述第一电阻器的电阻约与所述第二电阻器的电阻相同。