[发明专利]改进的EDRAM架构

说明书

技术领域

本发明大体来说涉及嵌入式动态随机存取存储器(eDRAM)。更特定来说，本发明涉及改进的eDRAM装置及用于制造改进的eDRAM装置的方法。

背景技术

动态随机存取存储器(DRAM)为一种类型的随机存取存储器(RAM)，其在集成电路中的电容器中存储数据位。DRAM一般实施于与其伴随处理器的封装分离的封装上。通过比较，中央处理单元(CPU)内的高速缓存按照惯例使用静态随机存取存储器(SRAM)实施。

然而，新近进展已将嵌入式DRAM(eDRAM)投入市场。嵌入式DRAM通常与其伴随处理器集成于相同裸片上或集成于相同封装中。一些eDRAM装置的优点包括高于外部DRAM的操作速度及高于SRAM中的可获得的位存储装置密度的位存储装置密度。

图1为现有技术处理器装置100的实例，其具有存储器部分101及逻辑部分102。存储器部分101为包括用作存储装置的许多电容器的eDRAM部分。为了易于说明，仅展示一个此存储装置，电容器103。逻辑部分102包括许多逻辑电路，为了易于说明也未展示所述逻辑电路。门110a、110b、110c及触点111a、111b、111c位于衬底104上。处理器100包括两个金属层，M1 106及M2 105。M2金属层105经由通孔113a、113b耦合到M1金属层106。M1金属层106经由触点112a、112b耦合到触点111b、111c。

如图1中所展示，M1金属层106制造为处于存储装置103上方。(如本文所使用，例如“上方”及“下方”的关系术语是相对于衬底104使用，使得(例如)门110a、110b、110c在M1金属层106下方，且M1金属层106在存储装置103上方。)在一些现有技术装置中，从M1金属层106到衬底104的距离大约为一万埃。对于极高密度的eDRAM装置来说，M1金属层106与门110a、110b、110c之间的空间非常大而使得M1到门的寄生电容高到足以导致处理器100的速度显著降级。随着结构120与130之间的空间归因于按比例缩放而减小，寄生电容进一步增加。因此，随着技术不断按比例缩放，高的触点113a、112a、111b变得更成问题。

发明内容

本发明的各种实施例包括改进的eDRAM装置及用以制造改进的eDRAM装置的技术。根据一个实施例，一种用于制造eDRAM装置的方法包括在半导体衬底上制造半导体特征，所述半导体衬底包括DRAM区域及逻辑区域。所述方法还包括在DRAM区域中及逻辑区域中制造第一导电层，第一导电层与半导体特征的第一群组连通。在制造第一导电层之后，制造与DRAM区域内的半导体特征的第二群组连通的存储组件。

在另一实施例中，一种集成电路包括DRAM部分及逻辑部分。半导体结构制造于DRAM部分及逻辑部分内的衬底上。第一导电层安置于DRAM部分及逻辑部分中的半导体结构上方。存储装置安置于DRAM部分中的半导体结构中的至少一些上方。第一导电层不位于存储装置上方。

在又一实施例中，一种集成电路包括DRAM部分及逻辑部分，以及用于在DRAM部分及逻辑部分内接触门的装置。所述接触装置制造于衬底上。所述集成电路还具有安置于DRAM部分及逻辑部分中的接触装置上方的第一导电层，及安置于DRAM部分中的接触装置中的至少一些上方的用于存储数据的装置。所述第一导电层不位于数据存储装置上方。

前文已相当广泛地概述了本发明的特征及技术优点，以便可更好地理解下文的具体实施方式。下文将描述形成本发明的权利要求书的标的的额外特征及优点。所属领域的技术人员应了解，所揭示的概念及特定实施例可易于用作修改或设计用于执行本发明的相同目的的其它结构的基础。所属领域的技术人员还应认识到，此些等效构造并不脱离如在所附权利要求书中所阐述的本发明的技术。当结合附图考虑时，通过以下描述将更好地理解据信为本发明所特有的新颖特征(关于其组织及操作方法两者)，连同另外的目标及优点。然而，应明确理解，各图中的每一者仅出于说明及描述的目的而提供，且并不意在作为对本发明的限制的定义。

附图说明

为了更彻底地理解本发明，现参考结合附图作出的以下描述。

图1为一实例现有技术处理器装置的说明。

图2展示可有利地使用本发明的实施例的示范性无线通信系统200。

图3为根据本发明的一个实施例所调适的示范性处理器的剖视图。

图4到10说明根据本发明的一个实施例的用于制造图3的处理器的实例过程流程。

具体实施方式