[发明专利]非易失性锁存电路和逻辑电路，以及使用其的半导体器件

说明书

技术领域

此处公开的本发明涉及其中即使在电源关闭后存储数据的逻辑状态也不被擦除的非易失性逻辑电路，以及使用该非易失性逻辑电路的半导体器件。特定地，此处公开的本发明涉及非易失性锁存电路以及使用该非易失性锁存电路的半导体器件。

背景技术

已经提出了其中集成有非易失性逻辑的集成电路，其中，向逻辑电路施加了“非易失性”特征，有此特征后，即使电源被关闭时数据也不被擦除。例如，使用铁电元件的非易失性锁存电路已经被提出作为非易失性逻辑（见专利文献1）。

[参考文献]

[专利文献]

PCT国际公开No.2003/044953

本发明的公开内容

然而，使用铁电元件的非易失性锁存电路在重新写入次数和电压减少的可靠性方面有问题。此外，铁电元件由施加至元件的电场所极化，且通过剩余极化来存储数据。然而，当剩余极化较小时，可产生如下问题：变化的影响变得较大，且需要高准确度的读取电路。

鉴于上述问题，本发明的实施例的目的在于提供新颖的非易失性锁存电路以及使用该非易失性锁存电路的半导体器件。

根据本发明的一个实施例的非易失性锁存电路包括：具有环形结构的锁存部分，其中第一元件的输出电连接至第二元件的输入，且第二元件的输出电连接至第一元件的输入；以及用于保持该锁存部分的数据的数据保持部分。在数据保持部分中，使用用氧化物半导体作为用于形成沟道形成区的半导体材料的晶体管作为开关元件。此外，数据保持部分包括反相器，其电连接至晶体管的源电极或漏电极。使用该晶体管，被保持在锁存部分中的数据可被写入反相器的栅极电容器或被分开制备的电容器。进一步，使用该晶体管，可保持被写入反相器的栅极电容器或被分开制备的电容器中的数据。

换言之，根据本发明的一个实施例的非易失性锁存电路包括锁存部分和用于保持锁存部分的数据的数据保持部分。数据保持部分包括晶体管和反相器。晶体管的沟道形成区包括氧化物半导体层。晶体管的源电极和漏电极中的一个电连接至被提供有输出信号的引线，晶体管的源电极和漏电极中的另一个电连接至反相器的输入，且反相器的输出电连接至被提供有输入信号的引线。

在上述非易失性锁存电路中，数据保持部分除了晶体管和反相器之外，可包括电容器。可使用该电容器用于写入和保持在锁存部分中所保持的数据。电容器的电极中的一个可被使用为电连接至晶体管的源电极和漏电极中另的一个。

在上述非易失性锁存电路中，锁存部分包括第一元件和第二元件，且具有环形结构，其中第一元件的输出电连接至第二元件的输入，且第二元件的输出电连接至第一元件的输入。此外，第一元件的输入电连接至被提供有输入信号的引线，且第一元件的输出电连接至被提供有输出信号的引线。例如，反相器可用于第一元件和第二元件的每一个。可选地，例如，NAND可用于第一元件，且钟控反相器可用于第二元件。

在上述非易失性锁存电路中，晶体管具有将保持在锁存部分中的数据写入数据保持部分中的反相器的栅极电容器或被分开制备的电容器中的功能。此外，晶体管具有保持被写入数据保持部分中的反相器的栅极电容器或被分开制备的电容器中的数据的功能。

在上述非易失性锁存电路中，使用包含用于沟道形成区的氧化物半导体层(用氧化物半导体材料形成)的晶体管，即使在例如元件沟道宽度W为1×10⁴μm且沟道长度L为3μm的情况下，可获得如下特性：常温下截止态电流为小于或等于1×10^-13A；且子阈值摆幅(S值)为约0.1V/dec.(栅绝缘膜：100nm厚度)。因此，漏电流，即，在其中栅和漏电极之间的电压为约0的状态的截止态电流，远小于使用硅的晶体管的漏电流。相应地，使用包含用于沟道形成区的氧化物半导体层的晶体管，其用作开关元件，即使在对于锁存电路的电源电压的供给被停止之后，数据存储部分的电容器中累积的电荷也可没有任何变化地保持存储。换言之，可没有任何变化地保持被写入数据保持部分中的数据。另外，在对锁存电路的电源电压的供给再被开始之后，可读取被保持在数据保持部分中的数据。相应地，逻辑状态可被恢复为电源电压的供给停止之前的逻辑状态。进一步，在温度特性中，即使在高温下，截止态电流可足够低且导通状态电流可足够高。例如，在–25°C到150°C范围内获取数据作为晶体管的V_G-I_D特性，其截止态电流、导通状态电流、迁移率、以及S值具有低的温度依赖性。以此方式，本发明的实施例提供具有宽操作温度范围且即使在高温也可稳定地操作的非易失性锁存电路，且其中即使在电源被关闭之后存储数据的逻辑状态也不被擦除。