[发明专利]非易失性锁存电路和逻辑电路，以及使用其的半导体器件

权利要求书

1.一种非易失性锁存电路，包括：

锁存部分；以及

用于保持所述锁存部分的数据的数据保持部分，

所述锁存部分包括：

第一元件；以及

第二元件，

其中所述第一元件的输出电连接至所述第二元件的输入，且所述第二元件的输出电连接至所述第一元件的输入，且

其中，所述第一元件的输入电连接至被提供有输入信号的引线，且所述第一元件的输出电连接至被提供有输出信号的引线，

所述数据保持部分包括：

晶体管；以及

反相器，

其中所述晶体管的沟道形成区包括氧化物半导体层，且

其中所述晶体管的源电极和漏电极中的一个电连接至被提供有所述输出信号的所述引线，所述晶体管的所述源电极和漏电极中的另一个电连接至所述反相器的输入，且所述反相器的输出电连接至被提供有所述输入信号的所述引线。

2.如权利要求1所述的非易失性锁存电路，其特征在于，所述氧化物半导体层包括铟、镓和锌。

3.如权利要求1所述的非易失性锁存电路，其特征在于，所述晶体管控制数据写入所述反相器的栅极电容器。

4.如权利要求1所述的非易失性锁存电路，其特征在于，所述晶体管具有保持所述反相器的栅极电容器中的数据的功能。

5.如权利要求1所述的非易失性锁存电路，其特征在于，所述第一元件是NAND，且所述第二元件是钟控反相器。

6.一种非易失性锁存电路，包括：

锁存部分；以及

用于保持所述锁存部分的数据的数据保持部分，

所述锁存部分包括：

第一元件；以及

第二元件，

其中所述第一元件的输出电连接至所述第二元件的输入，且所述第二元件的输出电连接至所述第一元件的输入，且

其中，所述第一元件的输入电连接至被提供有输入信号的引线，且所述第一元件的输出电连接至被提供有输出信号的引线，

所述数据保持部分包括：

晶体管，

电容器；以及

反相器，

其中所述晶体管的沟道形成区包括氧化物半导体层，且

其中所述晶体管的源电极和漏电极中的一个电连接至被提供有所述输出信号的所述引线，所述晶体管的所述源电极和漏电极中的另一个电连接至所述电容器的电极中的一个和所述反相器的输入，且所述反相器的输出电连接至被提供有所述输入信号的所述引线。

7.如权利要求6所述的非易失性锁存电路，其特征在于，所述氧化物半导体层包括铟、镓和锌。

8.如权利要求6所述的非易失性锁存电路，其特征在于，所述晶体管控制数据写入所述反相器的栅极电容器。

9.如权利要求6所述的非易失性锁存电路，其特征在于，所述晶体管具有保持所述反相器的栅极电容器中的数据的功能。

10.如权利要求6所述的非易失性锁存电路，其特征在于，所述晶体管控制数据写入所述电容器。

11.如权利要求6所述的非易失性锁存电路，其特征在于，所述晶体管具有保持所述电容器中的数据的功能。

12.如权利要求6所述的非易失性锁存电路，其特征在于，所述第一元件是NAND，且所述第二元件是钟控反相器。