[发明专利]具有分区扫描链的集成电路的扫描测试中的增强控制

说明书

技术领域

本公开的实施例通常涉及集成电路的测试，并且更具体地涉及在具有分区的扫描链的集成电路的扫描测试中提供增强控制。

背景技术

基于扫描的测试(扫描测试)通常被执行以测试集成电路(IC)。扫描测试通常涉及测试方法，其中IC中的存储元件(例如，触发器(flip-flop))被连接为扫描链，测试向量经由在IC上提供的输入测试管脚移位到扫描链中，所述IC被置为评估模式(捕获相位)，使得所述输入被评估，并且捕获周期中所获得的相应的响应向量经由输出测试管脚移出。响应向量中的比特值与期望的输出相比较，从而确定IC中的任何故障状态。

IC通常设计有分区的扫描链，意味着每个分区的扫描链包含相应的存储元件组，其可操作为扫描链从而接收相应的测试向量。如相关领域中公知的，为了一些原因使用分区的扫描链，例如为了期望的隔离的分区组的可测试性、不同频率中的不同分区的可操作性、电源管理等等。

通常期望在这些环境中提供更多控制，以便可以采用适于相应的环境的测试。

发明内容

具有分区的扫描链的集成电路(IC)中实现的测试控制器提供执行扫描测试中的增强控制。根据一方面，测试控制器可以选择性地将用于IC的不同的扫描链的扫描持续时间控制为独立的。独立性显示在为分区选择扫描持续时间(持续时间的开始和长度)而不考虑用于相同测试的另一个分区的扫描持续时间的能力。这意味着任何两个扫描持续时间能够适合具体情况地被重叠或不重叠。将测试控制器与外部测试器接合所需要的管脚的数目小于测试控制器能够支持的分区的数目。

根据另一个方面，IC包括具有相应于每个分区的比特的寄存器，从而当能够独立地扫描每个扫描链时，支持跳变故障(或者LOS)测试。寄存器用于将被扫描的第一向量的最后的比特存储到第一扫描链，并且与被扫描的第二向量的最后的比特一起提供到第二扫描链。在(进入各自的链的)两个最后的比特中进行扫描之后即评估该电路，从而执行LOS测试。所述寄存器可以包含多个比特，从而存储多个扫描链的最后的比特，以便LOS测试能够关于多个扫描链被支持。

根据另一个方面，具有分区的扫描链的IC包括串并(SPC)和并串(PSC)转换器，从而最小化支持扫描测试所要求的外部管脚。在一个实施例中，在较高频率下提供更小的数据单元到SPC，其连接多个更小的数据单元，从而形成更大的单元，然后该单元的比特被扫描到相应的扫描链中。因此减少了在IC上从外部测试器接收比特的管脚的数目。逆向逻辑可以用于PSC中，从而同样减少发送被扫描出的数据的管脚的数目。下面参考用于说明的示例描述本发明的一些方面。

应该理解，阐述多个具体细节、关系和方法从而提供对本发明的充分理解。然而，相关领域的技术人员会容易认识到，本发明能够在不具有一个或更多个具体细节的情况下被实践或者以其他方法实践，等等。在其他的情况下，公知的结构或者操作未被详细示出，从而避免了混淆本发明的特征。

附图说明

图1是其中能够实现本发明的一些特征的示例环境的框图。

图2是示出了在本发明的实施例中的具有多个扫描分区的IC的框图。

图3是在本发明的实施例中在具有分区的扫描链的IC中实现的分区选择器电路的框图。

图4A和4B是示出了在本发明的实施例中在IC中的扫描测试期间的波形的时序图。

图5是本发明的实施例中的测试控制器的框图。

图6是描述了在本发明的实施例中提供作为到ATPG工具的输入的IC的设计信息的图示。

图7是示出了在实施例中由ATPG工具生成的示例性测试向量/比特的图示。

图8A和8B是示出了在实施例中可以执行启动捕获(LOC)测试的方式的示例性时序图。

图9是在本发明的实施例中支持跳变故障测试的IC的框图。

图10A是示出了用于启动移位(LOS)测试的示例性测试方案的简化的框图。

图10B是在实施例中指定启动和捕获脉冲将应用的分区的示例性表格的图示。

图10C-10G是相应于在图10B的表格中列出的测试方案的时序图。

图11是在实施例中具有用于扫描测试的减少数目的测试管脚的IC的框图。

图12是示出了在本发明的实施例中实现串并转换器的方式的框图。

图13是示出了在本发明的实施例中实现并串转换器的方式的框图。

具体实施方式

下面用一些用于说明的示例描述各种实施例。

1.示例性环境