[发明专利]电容内置布线基板及配件内置布线基板

说明书

技术领域

本发明涉及一种在芯材上设置的收容部中收容了电容的电容内置布线基板。

背景技术

一直以来使用下述布线基板：将芯材配置在中央，在其上表面侧和下表面侧交互层积导体层及绝缘层，形成堆积(build-up)层。在该布线基板上放置半导体元件并构成封装时，为实现从外部基板提供到半导体元件的电源电压的稳定化和降低噪声，优选在封装上配置电容并连接到电源布线。这种情况下，为缩短电容和半导体元件之间的布线距离，提出了内置电容的布线基板的方案。作为这种电容内置布线基板，例如采用以下构造：在布线基板上设置收容部，将具有阵列状配置的多个通路导体(via-conductor)的通路阵列型电容收容到收容部的构造(例如参照专利文献1)。

一般情况下，通路阵列型的电容中，连接到正极用内部电极层的通路导体、及连接到负极用内部电极层的通路导体交互配置。因此，在形成于电容表面及背面的电极层上，需要分别形成与正极及负极对应的二种通路导体所连接的二种电极图案。这种电容的表面电极层例如以图15所示的平面构造形成。在图15中配置：连接到作为负极的接地的多个通路导体Va；以及连接到作为正极的电源电压的多个通路导体Vb。负极用的电极图案Pa具有与多个通路导体Va的上端一体连接的固体状的图案形状，与之相对，正极用的电极图案Pb划分为各通路导体Vb的上端、及其附近的独立的多个图案部分。在图15的表面电极层的上部设置布线基板中的多层的层积部，层积形成了与表面电极层同样的导电图案的导体层。层积部的上部例如放置半导体芯片。各自的通路导体Va、Vb经由贯通上层层积部的通路导体组，电连接到半导体芯片的各焊盘。

专利文献1：特开2007-318089号公报

专利文献2：特开2009-147177号公报

发明内容

在上述现有的布线基板中，电源电压及接地电位借助含有在层积方向上连接多段的通路导体的路径，提供到半导体芯片。但是在该构造中，可能产生通路导体的裂缝造成的连接不良。例如，即使一个通路导体Va产生连接不良，因形成固体状的电极图案Pa，所以不妨碍接地电位的供给。与之相对，在一个通路导体Vb产生连接不良时，妨碍了经由该位置的上部的通路导体的电源电压的供给，会无法向半导体芯片的特定的焊盘提供电源电压。或者即使可通过其他路径提供电源电压，也无法避免通路导体Vb的连接不良造成的阻抗增加。并且，这种情况下，为了确保接地电位的图案面积足够大，不希望与电源电压连接的电极图案Pb形成为面积大的固体状。

本发明用于解决这些问题，其目的在于提供一种电容内置布线基板，即使电容和层积部之间产生与在层积方向贯通的通路导体组的连接不良，也可实现可确保用于提供电位的路径的构造，避免阻抗增加的同时提高连接可靠性。

为解决上述课题，本发明的电容内置布线基板具有：芯材，作为凹部或贯通孔设置了收容部；电容，电介质层和电极层交互层积，被收容到上述芯材；层积部，在上述芯材的至少上表面侧上交互层积形成绝缘层及导体层，其特征在于，具有：第1通路导体组，在层积方向上连接与第1电位电连接的上述电极层及上述导体层；第2通路导体组，在层积方向上连接与第2电位电连接的上述电极层及上述导体层；第1电极图案，形成于上述电容的表面的表面电极层，与上述第1通路导体组电连接；多个第2电极图案，形成于上述表面电极层，分别连接到将上述第2通路导体组划分为多列时的各列；第1导体图案，形成于上述层积部中接近上述电容地相对配置的接近导体层，与上述第1通路导体组电连接；以及多个第2导体图案，形成于上述接近导体层，分别连接到将上述第2通路导体组划分为多列时的各列，上述第2电极图案是连接在第1方向排列配置的规定个数的电容侧通路导体的图案形状，上述第2导体图案是连接在和上述第1方向交叉的第2方向排列配置的规定个数的层积部侧通路导体的图案形状。