[发明专利]非易失性存储器的层级式交点阵列

说明书

背景技术

数据储存设备通常操作为以快速和有效的方式存储并提取数据。一些储存设备使用固态存储器单元的半导体阵列来储存数据的诸个单独比特。这样的存储器单元可以是易失性的(诸如，DRAM、SRAM)或非易失性的(RRAM、STRAM、闪存、等等)。

可以被理解的是，易失性的存储器单元通常在对该设备的工作供电持续时保持存储在存储器中的数据，而非易失性的存储器单元通常即便在没有施加工作供电时也保持存储器中的数据储存。然而，非易失性存储器单元的阵列在各种操作期间可生成不期望的电流。这样不期望的电流在从存储器单元阵列快速且持续地读取数据时会产生问题。

这样，在这些类型的数据储存设备或其他类型的数据储存设备中，经常期望提升效率和可靠性，特别是通过减少与更新数据相关联的开销储存空间来改善存储器空间的利用度。

发明内容

本发明的多种实施例针对用于从非易失性存储器单元读取数据的方法和设备。

在一些实施例中，非易失性存储器单元的交点阵列排列为诸个行和列。提供有选择电路，该选择电路能激活第一存储器单元块并同时停用第二存储器单元块。进一步的，提供了读取电路，读取电路能够通过向与第一存储器单元块相对应的块选择组件编程第一阻性状态并向与第二存储器单元块相对应的块选择组件编程第二阻性状态来读取第一存储器单元块中的预定存储器单元的逻辑状态且具有减少的漏电流。

在其他诸个实施例中，提供了非易失性存储器单元的交点阵列、选择电路以及读取电路，非易失性存储器单元的交点阵列被排列成诸个行和列，选择电路能够激活第一存储器单元块并停用第二存储器单元块。随后，通过向与第一存储器单元块相对应的块选择组件编程第一阻性状态并向与第二存储器单元块相对应的块选择组件编程第二阻性状态来读取第一存储器单元块中的预定存储器单元的逻辑状态且具有减少的漏电流。

参考下述的讨论和附图可以理解对本发明的多个实施例进行限定的这些和其他多个特征和优点。

附图简述

图1是根据本发明的多个实施例而构建并操作的示例性数据储存设备的通用功能表示图。

图2示出被用于从图1的设备的存储器阵列读取数据并向其写入数据的电路。

图3显示了示例性的存储器单元的交点阵列。

图4图示了图3的交点阵列的示例性特征。

图5显示了根据本发明的多个实施例而构建并操作的示例性存储器单元块。

图6示出了根据本发明的多个实施例而构建并操作的示例性存储器单元阵列。

图7提供了根据本发明的多个实施例而对图5和6的存储器单元阵列所执行的示例性操作。

图8示出了能够被用于图5-7的存储器阵列中的示例性块选择组件。

图9显示了根据本发明的多个实施例而构建并操作的示例性存储器单元阵列。

图10提供了根据本发明的多个实施例而执行的页面读取例程的流程图。

详细描述

图1提供了根据本发明的多个实施例而构建并操作的数据储存设备100的功能表示框图。设备100的顶层控制是由合适的控制器102来完成的，控制器102可以是可编程的或基于硬件的微控制器。控制器102经由控制器接口(I/F)电路104与主机设备进行通信。在106处示出了存储器空间，以包括多个存储器阵列108(示出为阵列0-N)，虽然可以理解到根据期望可利用单个阵列。每个阵列108包括具有所选储存容量的半导体存储器块。在控制器102和存储器空间106之间的通信是经由I/F 104所协调的。

可以理解到，存储器空间106可被配置为使用多种写入和读取电路的多种不同方式。一种这样的配置可以是如图2所示的存储器交点阵列110。多个存储器单元112可每一个都被连接在字线114和位线116之间。在一些实施例中，字线可通过列驱动器118来控制，而位线可通过行驱动器120来控制。

进一步的，字线114和位线116可被定向为彼此成正交关系，但其他配置不要求或不限于此。交点阵列110的配置可以被表征为以诸个行和列进行排列，其中每个字线114将沿着对准列的多个存储器单元连接至列驱动器118，而每个位线116将沿着对准行的多个存储器单元连接至行驱动器120。