[发明专利]互连封装结构及制造和使用该互连封装结构的方法

说明书

技术领域

本发明的各种实施例主要涉及细节距，芯片至基底互连结构，以及制造和使用细节距、芯片至基底互连结构的方法，其中，芯片至基底互连结构利用凸块互连实现。

背景技术

在实现小型封装的持续推动作用下，芯片至基底互连装置已从传统的基于焊接的连接技术得到了进一步的发展。由于微电子系统的发展趋势为实现多功能且要减小尺寸，所以电气系统的小型化要求具有更广阔的前景，需要将无源器件和有源装置集成于一单一的微米级和纳米级的平台上。“系统级封装”(SOP)技术实现了前述的目标，因为，该种技术使电气系统规模化，以系统被认知的方式允许模式的转变，并为以新颖的互连方案实现超小型化设定了方向。

例如，一种该种互连方案涉及利用“倒装芯片”技术实现芯片至基底互连装配。通常，焊料凸块设置于芯片的有源表面上，随后将该芯片倒置以使该焊料凸块可与基底焊盘连接。然而，互连在几何学上的物理约束成为减小凸块节距或增大密度及获得高可靠性的障碍。另外，电迁移问题和金属间化合物构成提出了另外需要关注的问题。一些互连封装结构已发展为可获得超细节距，例如，焊盘至焊盘的金邦定(bonding)及凸块至焊盘的镍邦定。焊盘至焊盘的金邦定消除了以上提到的焊料凸块的缺陷，但邦定的实施成本相对较高。另外，凸块至焊盘的镍邦定无法在低的邦定温度下进行。因此，对于本领域，需要一种可兼容倒装芯片技术，比金互连成本低，及具有处理增大输入/输出(I/O)密度的能力的芯片至基底互连封装结构。

发明内容

本发明的一些实施方式提供了细节距，芯片至基底互连封装结构，其他实施例提供了制造细节距，芯片至基底互连封装结构的方法。最后，本发明的一些实施方式提供了使用细节距，芯片至基底互连封装结构的方法。

根据本发明的一些实施方式，一互连封装结构可包括一半导体，一设置于该半导体的一表面的至少一部分上的导电晶粒焊盘，及设置于该晶粒焊盘的至少一部分上的导电凸块。另外，该互连封装结构可包括一基底和一设置于该基底的一表面的至少一部分上的导电基底焊盘。该凸块可被配置为在该凸块与该基底焊盘接触时使该半导体的至少一部分与该基底的至少一部分电性互连。在凸块与基底焊盘接触时，该凸块的至少一部分和该基底焊盘的至少一部分可发生实质变形以在二者之间形成非冶金邦定。在一些实施例中，该种非冶金结合是压力接触结合。

该互连封装结构还可包括一设置于基底和基底焊盘之间的电介质层。在该种实施例中，该电介质层的至少一部分在凸块与基底焊盘接触时至少局部地发生变形是可能的。

该互连封装结构还可包括一设置于该凸块和基底焊盘之间的中间邦定层。

该凸块的至少部分的变形和基底焊盘的至少部分的变形可形成自一外加的至少约300兆帕的压强。

该互连封装结构也可包括一设置于该凸块和该基底焊盘间的非反应型粘结剂，其中，该非反应型粘结剂被配置为用于加强该非冶金邦定。在一些实施例中，该非反应型粘结剂可由非导电性膜制成。在另外的实施例中，该非反应型粘结剂可由各项异性导电材料制成。

在一些实施例中，该晶粒焊盘，凸块，及/或基底焊盘可由铜，Cu，制成。这可实现半导体与有机基底，无机基底或其他半导体间的互连。

在设置至少两个凸块的情况下，一个凸块和与之邻近的凸块间的距离可小于或者等于约30微米。在一些实施例中，每个凸块均和与各自邻近的凸块间的距离小于或者等于约30微米。

根据本发明的一些实施方式，制造一互连封装结构的方法包括提供一半导体，该半导体包括一设置于该半导体的一表面的至少一部分上的导电晶粒焊盘和一设置于该晶粒焊盘的至少一部分上的导电凸块。该方法还可包括提供一基底，该基底包括一设置于该基底的一表面的至少一部分上的导电基底焊盘。另外，该方法还可包括使该导电凸块与该导电基底焊盘接触。该方法也可包括使该凸块的至少一部分和该基底焊盘的至少一部分发生实质

应当注意的是，该基底焊盘可设置于作为基底的该表面的一电介质层上。在该种实施例中，该电介质层的至少一部分可在该变形步骤期间发生变形。

该变形步骤可包括施加一至少约300兆帕的压强。

该方法还可包括在该凸块和基底焊盘间设置一非反应型粘结剂，该非反应型粘结剂被配置为用于加强该非冶金结合。在设置至少两个凸块的情况下，一个凸块和与之邻近的凸块间的距离可小于或者等于约30微米。在一些实施例中，每个凸块和与之邻近的凸块间的距离均小于或者等于约30微米。