[发明专利]封装体堆叠装置中的层叠芯片封装体及其组装方法、以及包含该层叠芯片封装体的系统有效
| 申请号： | 201080028740.6 | 申请日： | 2010-05-04 |
| 公开（公告）号： | CN102804364A | 公开（公告）日： | 2012-11-28 |
| 发明（设计）人： | S·穆萨库玛;C·A·盖勒 | 申请（专利权）人： | 英特尔公司 |
| 主分类号： | H01L23/12 | 分类号： | H01L23/12;H01L23/48 |
| 代理公司： | 上海专利商标事务所有限公司 31100 | 代理人： | 毛力 |
| 地址： | 美国加利*** | 国省代码： | 美国;US |
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| 摘要： | |||
| 搜索关键词： | 封装 堆叠 装置 中的 层叠 芯片 及其 组装 方法 以及 包含 系统 | ||
1.一种封装体堆叠装置，包括：
封装衬底，包括管芯面和底面；
设置在所述管芯面上的芯片叠层，其中所述芯片叠层包括设置在所述管芯面上的底部芯片和设置在所述底部芯片上方的顶部芯片，其中所述顶部芯片由所述底部芯片所支承，且其中所述芯片叠层具有偏移高度；以及
插入件，其设置在所述管芯面上且包围所述芯片叠层，其中所述插入件匹配于所述偏移高度。
2.如权利要求1所述的装置，其特征在于，所述插入件具有球栅阵列，所述装置还包括：
顶部封装体，其中所述顶部封装体包括至少一个微电子器件，且其中所述顶部封装体配合所述插入件球栅阵列。
3.如权利要求1所述的装置，其特征在于，所述芯片叠层包括：
所述底部芯片是安装在所述衬底管芯面上的倒装芯片；以及
所述顶部芯片是设置在所述倒装芯片上的引线接合芯片。
4.如权利要求1所述的装置，其特征在于，所述芯片叠层包括：
所述底部芯片是安装在所述衬底管芯面上的倒装芯片；
设置在所述倒装芯片上的引线接合第二芯片；以及
所述顶部芯片是设置在所述引线接合第二芯片上方的引线接合后续芯片。
5.如权利要求1所述的装置，其特征在于，所述芯片叠层包括：
所述底部芯片是安装在所述衬底管芯面上的倒装芯片；
设置在所述倒装芯片上的硅通孔(TSV)第二芯片；以及
所述顶部芯片是设置在所述TSV第二芯片上的引线接合后续芯片。
6.如权利要求1所述的装置，其特征在于，所述芯片叠层包括：
所述底部芯片是安装在所述衬底管芯面上的倒装芯片；
设置在所述倒装芯片上的硅通孔(TSV)第二芯片；
设置在所述TSV第二芯片上的TSV第三芯片；以及
所述顶部芯片是设置在所述TSV第三芯片上的引线接合第四芯片。
7.如权利要求1所述的装置，其特征在于，所述芯片叠层包括：
所述底部芯片是安装在所述衬底管芯面上的倒装芯片；
设置在所述倒装芯片上的硅通孔(TSV)第二芯片；
设置在所述TSV第二芯片上的TSV第三芯片，其中所述TSV第三芯片是范围为2至8个TSV芯片的多个TSV芯片；以及
所述顶部芯片是设置在所述TSV第三芯片上方的引线接合后续芯片。
8.如权利要求1所述的装置，其特征在于，所述芯片叠层包括：
所述底部芯片是安装在所述衬底管芯面上的倒装芯片；
设置在所述倒装芯片上的硅通孔(TSV)第二芯片；
设置在所述TSV第二芯片上方的TSV第三芯片；
设置在所述TSV第二芯片上方的引线接合第四芯片；以及
所述顶部芯片是设置在所述引线接合第四芯片上方的引线接合后续芯片。
9.如权利要求1所述的装置，其特征在于，所述芯片叠层包括：
所述底部芯片是安装在所述衬底管芯面上的倒装芯片；
设置在所述TSV第一芯片上方的引线接合第二芯片；
设置在所述引线接合第二芯片上方的硅通孔(TSV)第三芯片；以及
所述顶部芯片是设置在所述TSV第三芯片上方的引线接合后续芯片。
11.如权利要求1所述的装置，其特征在于，所述芯片叠层包括：
所述底部芯片是安装在所述衬底管芯面上的倒装芯片；以及
所述顶部芯片是设置在所述倒装芯片上的硅通孔(TSV)芯片。
12.如权利要求1所述的装置，其特征在于，所述芯片叠层包括：
所述底部芯片是安装在所述衬底管芯面上的倒装芯片；
所述顶部芯片是设置在所述倒装芯片上方的硅通孔(TSV)后续芯片；以及
设置在所述底部芯片与所述顶部芯片之间的范围为2至7个芯片的至少一个TSV芯片。
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