[发明专利]用于提供半导体存储器装置的技术

说明书

相关申请案交叉参考

本专利申请案主张优先于2009年3月31日提出申请的第61/165,346号美国临时专 利申请案，所述美国临时专利申请案的全文以引用的方式并入本文中。

技术领域

本发明大体来说涉及半导体存储器装置且更特定来说涉及用于提供半导体存储器 装置的技术。

背景技术

半导体行业已经历已准许半导体存储器装置的密度及/或复杂性增加的技术进步。此 外，所述技术进步已允许各种类型的半导体存储器装置的电力消耗及封装大小减小。持 续的趋势是采用及/或制造使用改进性能、减小泄漏电流且增强总缩放的技术、材料及装 置的高级半导体存储器装置。绝缘体上硅(SOI)衬底及体块衬底是可用来制造此类半 导体存储器装置的材料的实例。举例来说，此类半导体存储器装置可包含部分耗散(PD) 型装置、完全耗散(FD)型装置、多个栅极装置(例如，双栅极、三个栅极或环绕栅极) 及鳍型FET装置。

半导体存储器装置可包含具有存储器晶体管的存储器单元，所述存储器晶体管具有 其中可存储有电荷的电浮动主体区。当过剩多数电荷载流子存储于所述电浮动主体区中 时，存储器单元可存储逻辑高(例如，二进制“1”数据状态)。当电浮动主体区耗散 多数电荷载流子时，存储器单元可存储逻辑低(例如，二进制“0”数据状态)。此外， 半导体存储器装置可制造于绝缘体上硅(SOI)衬底或体块衬底(例如，实现主体隔离) 上。举例来说，可将半导体存储器装置制造为三维(3-D)装置(例如，多个栅极装置、 鳍型FET、凹陷栅极及柱)。

在一项常规技术中，可通过将偏置信号施加到存储器晶体管的源极/漏极区及/或栅 极来读取半导体存储器装置的存储器单元。因此，常规读取技术可涉及响应于源极/漏极 区及/或栅极偏置信号的施加来感测由存储器单元的电浮动主体区提供/在所述电浮动主 体区中产生的电流的量以确定存储于所述存储器单元中的数据状态。举例来说，存储器 单元可具有对应于两个或两个以上不同逻辑状态的两个或两个以上不同电流状态(例 如，两个不同电流条件/状态对应于两个不同逻辑状态：二进制“0”数据状态及二进制 “1”数据状态)。

在另一常规技术中，可通过将偏置信号施加到存储器晶体管的源极/漏极区及/或栅 极来写入到半导体存储器装置的存储器单元。因此，常规写入技术可导致存储器单元的 电浮动主体区中的多数电荷载流子的增加/减少，多数电荷载流子的增加/减少又可确定 存储器单元的数据状态。电浮动主体区中的多数电荷载流子的增加可由碰撞电离、帶間 遂穿(栅极诱发的漏极泄漏“GIDL”)或直接注入而产生。电浮动主体区中的多数电荷 载流子的减少可由(例如)使用背部栅极脉冲供应经由漏极区电荷载流子移除、源极区 电荷载流子移除或漏极与源极区电荷载流子移除来移除电荷载流子而产生。

通常，常规半导体存储器单元需要相对大的区域及/或当执行读取及/或写入操作时 的大的电力消耗。举例来说，常规半导体存储器单元可经制造具有在平面定向上的各种 区且占据绝缘体上硅(SOI)衬底或体块衬底上的大的区域。因此，常规半导体存储器 单元可具有低效可缩放性且导致半导体存储器单元的大小的增加。此外，在读取及/或写 入操作期间在正栅极偏置与负栅极偏置之间的脉冲供应可导致常规半导体存储器单元 的电力消耗的增加。

鉴于前述内容，可理解可存在与常规浮体半导体存储器装置相关联的显著问题及缺 点。

发明内容

本发明揭示用于提供半导体存储器装置的技术。在一个特定实例性实施例中，可将 所述技术实现为包括布置成行与列的阵列的多个存储器单元的半导体存储器装置。每一 存储器单元可包含连接到在第一定向上延伸的源极线的第一区。每一存储器单元还可包 含连接到在第二定向上延伸的位线的第二区。每一存储器单元可进一步包含与字线间隔 开且电容性耦合到所述字线的主体区，其中所述主体区为电浮动的且安置在所述第一区 与所述第二区之间。所述半导体装置还可包括在所述阵列的所述第一定向上延伸的第一 势垒壁及在所述阵列的所述第二定向上延伸且与所述第一势垒壁相交以形成经配置以 容纳所述多个存储器单元中的每一者的沟槽区的第二势垒壁。

根据特定实例性实施例的其它方面，所述第一区及所述第二区可为N掺杂区。

根据此特定实例性实施例的其它方面，所述主体区可为P掺杂区。