[发明专利]堆叠式裸片存储器系统及用于训练堆叠式裸片存储器系统的方法

说明书

相关申请案交叉参考

本专利申请案请求对在2009年2月4日提出申请的第12/365,712号美国申请案的优先权权益，所述美国申请案以引用方式并入本文中。

技术领域

本文中所描述的各种实施例涉及与半导体存储器相关联的设备、系统及方法，包含堆叠式裸片存储器系统及用于训练所述堆叠裸片存储器系统的方法。

背景技术

微处理器技术以比半导体存储器技术的速率更快的速率演进。因此，现代主机处理器与半导体存储器子系统之间通常在性能方面存在不匹配，所述处理器与所述半导体存储器子系统配对以接收指令及数据。举例来说，据估计，一些高端服务器闲置四分之三的时钟等待对存储器请求的响应。

另外，随着处理器核心及线程的数目不断增加，软件应用程序及操作系统技术的演进对较高密度的存储器系统具有增加的需求。然而，当前技术的存储器系统通常表示性能与密度之间的折衷。较高带宽可在不超出JEDEC电气规范的情况下限制在系统中可连接的存储器卡或存储器模块的数目。

虽然已提出对JEDEC接口的扩展，但通常可发现关于未来所预期的存储器带宽及密度的不足。缺点包含存储器功率优化的不足及主机处理器与存储器子系统之间的接口的唯一性。随着处理器及/或存储器技术改变，后一缺点可导致需要重新设计接口。

附图说明

图1是根据本发明的各种实例性实施例的存储器系统的框图。

图2是根据各种实例性实施例的堆叠有逻辑裸片的堆叠式裸片3D存储器阵列的剖面概念视图。

图3及图4是展示根据各种实例性实施例与实例性包相关联的字段的包图。

图5A及5B是根据各种实例性实施例的存储器系统的框图。

图6A及6B是图解说明根据各种实例性实施例的方法的流程图。

图7是图解说明根据各种实例性实施例的方法的流程图。

图8A、8B及8C是图解说明根据各种实例性实施例的方法的流程图。

具体实施方式

图1是根据本发明的各种实例性实施例的存储器系统100的框图。一个或一个以上实施例操作以在一个或一个以上发起装置(例如，一个或一个以上主机处理器)与堆叠式阵列存储器“库”集合之间大致同时传送命令、地址及/或数据的多个传出流。可产生增加的存储器系统密度、带宽、平行性及可缩放性。

本文中的多裸片存储器阵列实施例聚集在先前设计中通常位于每一个别存储器阵列裸片上的控制逻辑。堆叠裸片群组的子区段(本文中称为“存储器库”)共享共用控制逻辑。所述存储器库架构战略性地分割存储器控制逻辑以提高能量效率同时提供较细粒度的已通电存储器组。本文中的实施例还实现标准化的主机处理器到存储器系统接口。随着存储器技术演进，所述标准化接口可减少重新设计循环次数。

图2是根据各种实例性实施例堆叠有逻辑裸片202的堆叠式裸片3D存储器阵列200的剖面概念图。存储器系统100并入有瓦片式存储器阵列(例如，堆叠式裸片3D存储器阵列200)的一个或一个以上堆叠。将多个存储器阵列(例如，存储器阵列203)制作到多个堆叠裸片(例如，下文用作实例的堆叠裸片204)中的每一者上。

将所述堆叠裸片中的每一者在逻辑上划分成多个“瓦片”(例如，与堆叠裸片204相关联的瓦片205A、205B及205C)。每一瓦片(例如，瓦片205C)可包含一个或一个以上存储器阵列203。在一些实施例中，每一存储器阵列203可配置为存储器系统100中的一个或一个以上独立存储器组。存储器阵列203不受限于任一特定存储器技术且可包含动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、快闪存储器等。

堆叠存储器阵列瓦片208集合可包含来自所述堆叠裸片中的每一者的单个瓦片(例如，瓦片212B、212C及212D，其中基底瓦片在图1中无法看出)。功率、地址及/或数据及类似共用信号可沿“Z”维220在传导路径(例如，传导路径224)上(例如，“贯穿晶片互连”(TWI))横穿所述堆叠瓦片208集合。因此，将堆叠式裸片3D存储器阵列200分割成存储器“库”(例如，存储器库230)集合。每一存储器库包含堆叠瓦片集合，一个瓦片来自多个堆叠裸片中的每一者。所述库中的每一瓦片包含一个或一个以上存储器阵列(例如，存储器阵列240)。