[发明专利]多级行译码的NAND闪速架构

说明书

相关申请的交叉引用

本申请要求2009年3月5日提交的美国临时申请No.61/157,594和2009年6月30日提交的美国申请No.12/495,089的权益，通过引用将其全部内容并入于此。

技术领域

公开了一种NAND闪速存储器设备。

背景技术

在传统NAND闪速存储器中，擦除是基于每块来执行的。与之不同，读取和编程操作是基于每页来进行的。

附图说明

通过参考附图，现将描述示例实施例，其中：

图1是NAND闪速存储器中典型存储器核架构的框图；

图2是示例NAND闪速存储设备的框图，其中实现了一个此处描述的NAND核架构；

图3是用于由示例实施例提供的NAND闪速存储器的存储器核架构的框图；

图4是由示例实施例提供的NAND闪速存储器中的存储器核架构的框图；

图5和6分别示出了用于图3的示例实施例的读取单页和读取多页操作；

图7是根据示例实施例的NAND闪速存储器中存储器核架构的框图；

图8是根据示例实施例的全局行译码器的框图；

图9是图8的单块译码器的示例实施方案的电路图；

图10是图8的单块译码器的另一示例实施方案的框图；

图11是根据示例实施例的本地行译码器的框图；

图12是图10的单扇区译码器的示例实施方案的电路图；

图13是根据示例实施例的用于读取的时序图；

图14是根据示例实施例的用于编程的时序图；和

图15是根据示例实施例的用于擦除的时序图。

具体实施方式

图1示出了NAND闪速存储器中的存储器核架构。

NAND闪速存储器核包括NAND存储器单元阵列100、行译码器102和页面缓冲器电路103和列译码器104。行译码器102通过一组字线连接到NAND存储器单元阵列100，为了简明，在图1中仅示出了一个字线106。页面缓冲器电路103通过一组位线连接到NAND存储器单元阵列100，为了简明，在图1中仅示出了一个位线108。

NAND闪速存储器的单元阵列结构包括一组n个可擦除块。每个块被细分为m个可编程页面(行)。

用于图1的存储器核架构的擦除是基于每块来执行的。与之不同，读取和编程操作是基于每页来进行的。

具有图1闪存的核架构的NAND闪速存储器受到至少三种限制。第一，位仅在擦除目标存储器阵列之后才可以被编程。第二，每一个单元仅可以经受有限次擦除，这之后其不再能可靠地存储数据。换句话说，对于单元存在擦除和编程循环次数的限制(即，耐久性，通常为10000到100000个循环)。第三，最小可擦除阵列尺寸远大于最小可编程阵列尺寸。由于这些限制，复杂的数据结构和算法被执行来有效使用闪速存储器。

即使当闪速控制器请求仅对页面的一小部分的数据写或者数据修改，包含要修改页面的块通常将被重新编程到擦除单位收回过程所声明的空闲(空)块的其中之一。在这种情况下，包含初始块中初始数据的有效页面被复制到所选空闲块。此后，该新块，具有在某个页面中的被修改数据和在其余页面中的初始数据，通过闪速控制器中的虚拟映射系统被再次映射到有效的块地址。现在不再使用初始块，并且在其被擦除之后将被擦除单位收回过程声明为空闲块。

擦除-编程循环的受限次数(耐久性)限制了闪速设备的寿命。具有尽可能长的寿命是有益的，并且这取决于对闪速设备的访问模式。对单个单元或者到一小部分单元的反复和频繁重写将导致很快就开始故障并且因此设备的使用寿命很快会结束。

此外，在具有多个闪速设备的闪速存储器系统中，如果在闪速存储器系统中的设备之间存在显著不均匀的使用状况，则会导致当其它设备还有显著长的寿命时而一个设备的寿命却结束。当一个设备寿命结束，整个存储器系统必须被替换，因此这极大地降低了闪速存储器系统的寿命。

如果重写可以被均匀地分布在设备的所有单元，则故障发生将尽可能被延迟，从而最大化了设备的寿命。为了通过均匀使用设备的所有单元来延长设备寿命，已经提出多种耗损平衡技术和算法并且在闪速存储器系统中被执行。

最后，NAND闪存的单元阵列已被小型化，使得它们已经达到如果在工艺技术中有任何进一步的减小将导致严重减小擦除-编程循环的最大数量的程度。

根据一个广义方面，提供了一种多级行译码的NAND闪速存储器核。