[发明专利]动态随机存取存储器(DRAM)刷新

说明书

技术领域

本公开涉及存储器，并且更具体地说，涉及动态随机存取存储器(DRAM)刷新。

背景技术

由于其密度和速度，动态随机存取存储器(DRAM)作为存储器特别有用。DRAM的缺点之一是，为了保持存储器的内容，它们需要刷新。刷新需要功率，对于通过电池供电的应用，特别是诸如蜂窝电话的手持设备，这使得它们有点不令人满意。

因此，存在对于DRAM的功耗降低的需要。

发明内容

附图说明

本发明通过示例示出，且不限于附图，附图中相同的附图标记表示相似的元素。附图中的元素是为了简洁和清楚而示出的，不必按比例绘制。

图1是根据实施例的系统的方框图。

图2是用于理解图1的系统的操作的流程图。

图3是有助于理解图1的系统的操作的曲线图。

具体实施方式

在一个方面，存储器使其刷新受控，使得相比不常需要刷新的地址，在需要高频刷新的地址更经常地执行刷新。结果是消耗更少的功率。参照下面的说明书和附图能更好地理解这一点。

当提及将信号、状态位或类似装置分别呈现为其逻辑真或逻辑假状态时，本文使用术语“断言”或“置位”以及“否定”(或“取消断言”或“清除”)。如果逻辑真状态为逻辑电平1，则逻辑假状态为逻辑电平0。并且如果逻辑真状态为逻辑电平0，则逻辑假状态为逻辑电平1。

图1所示系统10包括存储器12、寄存器14、内建自测试(BIST)引擎16、刷新控制电路18以及计数器20。存储器12包括DRAM单元的阵列22以及外围电路，外围电路用于在阵列22中的选定位置写入和读出数据。DRAM单元通常由晶体管和电容器组成，但是也可以使用其他类型的DRAM单元，诸如带有纳米晶体存储的晶体管，由于栅极电介质很薄，所以纳米晶体存储需要刷新。地址A0、A1、A2、A3、A4以及AN被示出为对应于阵列22的字线23、24、25、26、27以及28。阵列中存在的存储器单元的刷新逐行发生。存储器12耦合到刷新控制电路18和BIST引擎16。寄存器14耦合到刷新控制电路18和BIST引擎16。刷新控制电路18耦合到计数器20并接收刷新请求RR。

图2示出流程图30，描述图1的系统的操作。

图3示出曲线图，显示字线基于刷新速率的分布，字线也可以称为行。标准刷新速率是基于业界的期望。这种期望转而基于存储器12的全部存储器单元能够被刷新并且仍然具有合理的产量的刷新速率。刷新速率的典型规格是4毫秒。如曲线图所示，几乎所有字线都可以以低于标准速率的较低速率被刷新。选择几乎所有单元都可以被刷新的较低速率，也就是低功率速率。示出为标准速率与该低功率速率之间的字线以标准速率被刷新。处于低功率速率或小于低功率速率的字线以低功率速率刷新，以节约功率。已经发现该曲线重复性很高，使得对于给定过程，要求高于低功率速率的刷新速率的字线数量以高度的确定性不超过特定数量。可以认为该低功率速率是将数据保持维持在较低刷新速率的数据保持标准。小部分字线不能满足该数量保持标准，但是这些字线数量足够多使得不使用这些字线并且简单地具有低功率速率下的单一刷新速率是不切实际的。较低功率速率在频繁程度上很容易只有标准速率的百分之一。因此，在本示例中，低功率速率可以是每400毫秒一次。在待机情况下，这样几乎将DRAM的功率降低到百分之一。

在操作中，如图2的步骤34所示，寄存器14被载入字线的地址，该字线具有必须以大于低功率速率的速率进行刷新的存储器单元。如图2的步骤32所示，BIST引擎16测试阵列22，以识别在低功率速率下没有足够数据保持的字线的地址。对于通过BIST引擎16识别了字线24和26的情况，BIST引擎16将地址A1和A3载入寄存器14。进行步骤32和34是为了准备刷新以及其他操作。记住在系统10中存储器12可以是单独的集成电路，BIST引擎16可在存储器12启动时或者响应于来自于诸如刷新控制电路18的其他资源的命令来执行步骤32和34。