[发明专利]通过倾斜离子注入来形成鳍和鳍式FET

说明书

技术领域

本发明涉及微电子。更具体而言，本发明涉及一种形成鳍式FET(finFET)器件的方法。

背景技术

半导体场效应晶体管(FET)的尺寸在过去约三十年已经稳定地缩减，这是因为成比例降至更小尺寸导致持续的器件性能改善。平面FET器件通常具有定位于半导体沟道上方并且通过栅极氧化物薄层来与沟道电隔离的导电的栅极电极。通过向导电栅极施加电压来对经过沟道的电流进行控制。

对于给定的器件长度而言，用于FET的电流驱动的数量由器件宽度(w)限定。电流驱动与器件宽度成比例地缩放，其中较宽的器件比较窄的器件输送更多的电流。集成电路(IC)的不同部分要求FET驱动不同数量的电流(即，具有不同的器件宽度)，这在平面FET器件中通过仅改变器件栅极宽度(经由光刻)特别容易实现。

由于常规平面FET缩放达到基本限制，所以半导体业正在寻求将有助于继续提高器件性能的更多非常规几何结构。一类这样的器件为鳍式FET，这是一种包括薄鳍结构的多栅极晶体管架构，该薄鳍结构形成场效应晶体管的主体。

发明内容

本发明的第一方面提供一种形成多个鳍式FET器件的方法，其中各鳍式FET可以具有亚光刻尺寸的宽度。广而言之，该方法包括在位于衬底上的含半导体层顶上形成具有多个开口的掩膜。然后进行倾斜离子注入以向含半导体层的第一部分引入掺杂剂，其中实质上不含掺杂剂的其余部分存在于掩膜之下。此后，相对于含半导体层的实质上不含掺杂剂的其余部分选择性地去除含半导体层的包含掺杂剂的第一部分以提供图案。然后向衬底中转移图案以提供宽度为亚光刻尺寸的鳍结构。

本发明的又一方面提供一种制造如鳍式FET之类的半导体器件的方法，该方法包括首先在位于衬底上的含半导体层顶上形成具有多个开口的掩膜。掩膜的多个开口中的相邻开口以范围从30nm到200nm的尺寸隔开。然后进行倾斜离子注入以向含半导体层的第一部分引入浓度范围从1×10¹⁸个原子/cm³到8×10²¹个原子/cm³的掺杂剂，其中含半导体层的在掩膜之下的其余部分实质上不含掺杂剂。相对于含半导体层的其余部分选择性地蚀刻含半导体层的第一部分以提供蚀刻掩膜，该蚀刻掩膜具有宽度范围从5nm到100nm的开口。然后向下层衬底中转移由蚀刻掩膜所提供的图案以提供宽度范围从5nm到100nm的鳍结构。

在另一方面中，提供一种可以用来产生多个鳍结构的蚀刻掩膜，其中蚀刻掩膜所产生的各鳍结构具有亚光刻尺寸的宽度，并且亚光刻尺寸的距离将相邻鳍式FET结构隔开。广而言之，蚀刻掩膜包括含半导体层，该含半导体层包括由未掺杂半导体间隔物隔开的掺杂半导体区域，其中掺杂半导体区域和未掺杂半导体间隔物中的每个的宽度均为亚光刻尺寸。

附图说明

结合其中相似标号表示相似元件和部分的以下附图将最好地理解通过例子给出而并非使本发明仅限于此的下文具体描述，在附图中：

图1是在根据本发明一个实施例的用于形成鳍式FET器件的方法中使用的初始结构的侧视横截面图，其中初始结构包括绝缘体上半导体(SOI)衬底，该衬底具有存在于SOI衬底的上表面上的电介质层和在电介质层顶上的含半导体层。

图2是描绘了根据本发明一个实施例的形成具有多个开口的掩膜的侧视横截面图，该掩膜覆盖在存在于衬底上的含半导体层上面，其中掩膜的多个开口中的相邻开口以最小特征尺寸隔开；

图3是描绘了根据本发明一个实施例的掩膜修整的侧视横截面图。

图4是描绘了根据本发明一个实施例的进行倾斜离子注入以向含半导体层的第一部分引入掺杂剂的侧视横截面图，其中实质上不含掺杂剂的其余部分存在于掩膜之下。

图5是描绘了根据本发明一个实施例的蚀刻掩膜的侧视横截面图，该蚀刻掩膜用于产生宽度为亚光刻尺寸的鳍结构，其中蚀刻掩膜包括含半导体层，该半导体层具有掺杂的第一部分和实质上不含掺杂剂的其余部分。

图6是描绘了根据本发明一个实施例的相对于含半导体层的实质上不含掺杂剂的其余部分选择性地去除含半导体层的包含掺杂剂的第一部分以提供用于形成鳍结构的图案的侧视横截面图。

图7是描绘了根据本发明一个实施例的向存在于衬底的上表面上的电介质层中转移图案的侧视横截面图。

图8是描绘了根据本发明一个实施例的向绝缘体上半导体衬底的SOI层中转移图案以提供宽度为亚光刻尺寸的鳍结构的侧视横截面图。

图9A是根据本发明一个实施例的鳍式FET结构的俯视平面图。