[发明专利]具有掺杂衬底的集成电路电感器

说明书

本申请要求2009年1月30日提交的美国专利申请No.12/363,545的优先权。

背景技术

本发明涉及集成电路电感器，具体地涉及具有掺杂衬底区域的集成电路电感器。

通常有必要在集成电路上设置电感器。例如，电感器经常用于诸如射频电路、微波电路的应用以及其它模拟电路应用。尽管有时候可能使用外部电感器，但是由于性能、可靠性或者成本效率的原因，在集成电路自身上形成的电感器经常是优选的或者要求的。

当设计集成电路上的电感器时，重要的是使电感器和集成电路衬底之间可能出现的不期望的耦合效应最小化。这些效应可以包括电感器和衬底之间的耦合电容，或者感应衬底中的涡流的电磁场。耦合电容和涡流可以降低电感器的效能。电感器的效能通常用质量因数Q表示，其与电感器中存储的能量除以一个振荡周期中消耗的能量成正比。电感器和衬底之间的耦合效应可以降低质量因数Q。

降低衬底耦合效应的典型技术包括将电感器布置在集成电路上的电介质堆的最上层之一上以使将电感器和衬底之间的距离最大化。还可以在电感器和衬底之间形成图案化导电材料层以屏蔽衬底免受电磁场的影响。这些技术对于生产期望的Q因数不总是充分的。

因此期望能够提供具有降低的衬底耦合效应和令人满意的质量因数的集成电路电感器。

发明内容

根据本发明，提供一种具有电感器和衬底的集成电路。衬底可以被选择性地掺杂并且偏置以使电感器和衬底之间的不期望的耦合效应最小化。

衬底可以是p型衬底。衬底的各部分可以具有n型掺杂区。n型掺杂区可以包括n型阱(“n阱”)、深n型阱(“深n阱”)和n+区。还可以使用n型掺杂区的组合。例如，可以在深n型阱上方形成的n型阱中形成n+区。

n型掺杂区可以以n型掺杂区的条带图案形成在衬底上。条带可以彼此被未掺杂衬底的间隔分离。条带可以与电感器的螺旋导电线正交形成以最小化由于接近电感器而可能在衬底和n掺杂区中感应的可能的涡流。条带可以例如是L形条带。

n型掺杂区可以相对于p型衬底正偏置。正偏置可以造成在n型掺杂区的条带之间形成耗尽区(耗尽区)。耗尽区可以延伸到衬底中的特定深度。耗尽区可以比n型掺杂区更深地延伸到衬底中。耗尽区可以增加电感器和衬底之间的有效距离，最小化电感器和衬底之间的不期望的耦合效应。

本发明的其它特征、其本质以及各种优点将从所附的附图和随后的详细描述中更明显。

附图说明

图1是根据本发明的实施例的集成电路的截面图，示出电介质堆中的金属层和通孔层；

图2是根据本发明的实施例的螺旋电感器的顶视图；

图3是根据本发明的实施例可以使用的图案化的地屏蔽的顶视图；

图4是根据本发明的实施例的具有电感器和有掺杂区的衬底的集成电路的截面图；

图5是根据本发明的实施例的具有电感器和有偏置的n阱和耗尽区的衬底的集成电路的截面图；

图6是根据本发明的实施例的具有电感器和有n+区、n阱和耗尽区的衬底的集成电路的截面图；

图7是根据本发明的实施例的集成电路的截面图，示出具有n+区、n阱和深n阱的衬底；

图8是根据本发明的实施例的集成电路的截面图，示出具有n+区的衬底；

图9是根据本发明的实施例的具有n型掺杂区和耗尽区的衬底的顶视图；

图10是根据本发明的实施例的具有包含条带形状的n+区的条带形状的n阱的衬底的顶视图；

图11是根据本发明的实施例的包含例示梳状图案的n阱的衬底的顶视图；

图12是根据本发明的实施例的衬底的一部分的截面图，示出掺杂的衬底区域如何可以被硅化以增强导电性。

具体实施方式

本发明涉及一种具有用于使电感器到衬底的耦合最小化的掺杂衬底区域的集成电路电感器。