[发明专利]具有SiGe沟道的双高k氧化物

说明书

技术领域

本发明总体上涉及半导体器件领域。一方面，本发明涉及用于半导体器件中的金属栅电极的制造。

背景技术

随着半导体器件被缩放，不能再忽视之前仅引起长沟道器件中的二次效应的器件设计和制造方面。例如，在常规MOS晶体管中沟道长度和栅极氧化物厚度的缩放使多晶硅栅极耗尽、高栅极电阻、高栅极隧穿漏电流、和掺杂剂(即，硼)渗透到器件的沟道区等问题加剧。结果，CMOS技术逐渐利用与由一个或多个金属层和多晶硅的栅堆叠而形成的金属栅电极结合的高介电常数(高k)电介质来代替了二氧化硅栅电介质和多晶硅栅极导体。对于这些技术，金属栅极层不仅避免了栅极耗尽和硼渗透的影响，而且还提供了一种非常低的膜电阻。

虽然与金属栅电极结合的高k电介质有利地展示出提高的晶体管性能，但是使用新的金属层技术会产生新的技术挑战。例如，当通过在PMOS沟道区中包括硅锗层来调节金属栅PMOS器件的阈值电压时，如果在硅锗层上方，使用热氧化或高温热氧化工艺来形成厚栅极氧化物时，则现有的双栅极氧化物(DGO)制造工艺不能被兼容。这是因为高温处理会使锗扩散到衬底或栅极氧化物区域中，这些区域中不应该包含任何锗，由此使硅锗沟道的剖面恶化。硅锗沟道层的热氧化还会造成高界面态密度，其通过产生严重的时变电介质击穿(TDDB)问题，会对核心和DGO器件性能造成不利影响。

因此，要求改进的金属栅电极和用于提高的双栅极氧化物器件的集成度的制造方法，该方法并入一个或多个高k栅电介质材料以克服现有技术中的问题，诸如上面所列出的问题。此外，对于本领域的技术人员来说，参考附图和随后的详细描述，在阅读了本申请的剩余部分之后，常规工艺和技术的另外局限性和缺点将变得显而易见。

附图说明

当结合下面的附图考虑下面的详细描述时，可以理解本发明，并获得其许多目的、特征和优点，其中：

图1是包含半导体层的半导体晶片结构的部分截面图；

图2示出了在图1之后的处理，其中，在半导体晶片结构的NMOS区上方形成掩模层，并且在半导体晶片结构的PMOS区上方选择性形成外延SiGe层；

图3示出了在移除掩模层并且在半导体晶片结构上方沉积第一高k栅电介质层之后的，图2的后续处理；

图4示出了在DGO器件区域中的第一高k栅电介质层上形成图案化的蚀刻掩模之后的，图3的后续处理；

图5示出了在从核心器件区域移除第一高k栅电介质层的暴露部分之后的，图4的后续处理；

图6示出了在剥离或移除图案化的蚀刻掩模之后的，图5的后续处理；

图7示出了在半导体晶片结构上方沉积第二高k栅电介质层之后的，图6的后续处理；

图8示出了在半导体晶片结构上方沉积第一金属基栅极层之后的，图7的后续处理；

图9示出了在第一金属基层上方布置含硅栅极层之后的，图8的后续处理；和

图10示出了在选择性蚀刻单一金属栅堆叠以形成栅电极以及至少部分完成NMOS和PMOS核心和DGO器件之后的，图9的后续处理。

具体实施方式

描述了一种用于在单一衬底上集成双栅氧化物(DGO)晶体管器件和核心晶体管器件的方法和设备，其中，每个晶体管包括金属栅极和一个或多个高k栅电介质层。如公开的，在用于高压需求的器件区域(例如I/O区域)中形成较厚栅电介质，以包括第一相对低的高k层和第二相对高的高k金属氧化物层，并且在用于低压需求的器件区域(例如核心器件区域)中，较薄的第二栅电介质由第二相对高的高k金属氧化物层形成。可以形成衬底以包括在PMOS和NMOS器件区域的一个或两个中的沟道层，其中，沟道层由相比在下面的半导体衬底具有不同电特性的半导体材料形成(例如，NMOS器件区域中的SiC沟道层，或PMOS器件区域中的SiGe沟道层)。当在SiGe沟道层上形成PMOS器件时，可以调节PMOS金属-栅器件的阈值电压，而与NMOS器件无关。可以制造DGO晶体管器件以包括第一相对低的高k层(例如硅酸铪或HfSiO_xN_y)和第二相对高的高k金属氧化物层(例如氧化铪)，同时可以利用第二相对高的高k金属氧化物层作为核心栅电介质层来制造核心晶体管器件。最后，在DGO和核心器件区域上方顺序地形成或沉积单一金属层和多晶硅层，然后选择性蚀刻以形成具有调节的阈值电压和提高的栅极氧化物完整性的PMOS和NMOS栅电极。