[发明专利]具有SiGe沟道的双高k氧化物

权利要求书

1.一种半导体制造工艺，包括：

提供晶片，所述晶片包括具有PMOS器件区域和NMOS器件区域的第一半导体层；

至少在所述PMOS器件区域上形成压缩硅锗层；

在所述压缩硅锗层上方选择性形成沉积的第一高k电介质层，其中，所述第一高k电介质层由第一电介质材料形成，所述第一电介质材料具有7.0或以上的第一介电常数值；

在所述PMOS器件区域中的所述第一高k电介质层上方和在所述NMOS器件区域中的第一半导体层上方，沉积第二高k电介质层，其中，所述第二高k电介质层由第二电介质材料形成，所述第二电介质材料具有比所述第一介电常数值高的介电常数值；以及

在所述第二高k电介质层上方沉积一个或多个栅电极层。

2.如权利要求1所述的半导体制造工艺，其中，提供所述晶片包括提供作为绝缘体上半导体(SOI)衬底结构或体衬底结构的第一半导体层。

3.如权利要求1所述的半导体制造工艺，其中，形成所述压缩硅锗层包括外延生长硅锗至预定的厚度。

4.如权利要求1所述的半导体制造工艺，其中，选择性形成所述沉积的第一高k电介质层包括沉积硅酸盐或金属氮氧化物材料。

5.如权利要求1所述的半导体制造工艺，其中，选择性形成所述沉积的第一高k电介质层包括至少在所述压缩硅锗层上方沉积Hf_xSi_1-xO_y或Hf_xSi_1-xO_yN_z层。

6.如权利要求1所述的半导体制造工艺，其中，选择性形成所述沉积的第一高k电介质层包括在沉积工艺中沉积硅酸盐或金属氮氧化物材料，所述沉积工艺在用于减小或消除来自所述压缩硅锗层的锗扩散的所选温度下进行。

7.如权利要求1所述的半导体制造工艺，其中，选择性形成所述沉积的第一高k电介质层包括：

在所述PMOS器件区域和所述NMOS器件区域上方覆盖沉积所述第一高k电介质层；

形成图案化的蚀刻掩模，以覆盖在第一PMOS器件区域中的所述压缩硅锗层；和

选择性蚀刻所述第一高k电介质层，以暴露所述NMOS器件区域，同时留下在所述压缩硅锗层上方的所述第一高k电介质层。

8.如权利要求1所述的半导体制造工艺，其中，沉积所述第二高k电介质层包括在所述PMOS器件区域中的所述第一高k电介质层上方和在所述NMOS器件区域中的所述第一半导体层上方沉积HfO₂层。

9.一种形成器件的方法，包括：

在半导体衬底的第一区域中形成第一栅电介质器件，其中，所述第一栅电介质器件包括通过在所述半导体衬底的第一沟道区上方沉积第一高k电介质层和第二高k电介质层而形成的第一栅电介质，其中，所述第一高k电介质层具有第一介电常数值，所述第一介电常数值小于所述第二高k电介质层的第二介电常数值；和

在所述半导体衬底的第二区域中形成第二栅电介质器件，其中，所述第二栅电介质器件包括比所述第一栅电介质更薄的、并且通过在所述半导体衬底的第二沟道区上方沉积所述第二高k电介质层而形成的第二栅电介质。

10.如权利要求9所述的方法，其中，形成所述第一栅电介质器件和所述第二栅电介质器件进一步包括在所述第二高k电介质层上方沉积栅电极材料。

11.如权利要求9所述的方法，进一步包括在沉积所述第一高k电介质层之前，在所述半导体衬底的所述第一沟道区上外延生长压缩硅锗层。

12.如权利要求11所述的方法，其中，形成所述第一栅电介质器件包括：

在所述压缩硅锗层上方沉积Hf_xSi_1-xO_y或Hf_xSi_1-xO_yN_z的第一高k电介质层；和

在所述第一高k电介质层的上方沉积HfO₂的第二高k电介质层。

13.如权利要求12所述的方法，其中，形成所述第二栅电介质器件包括在所述第二沟道区上方沉积HfO₂的第二高k电介质层。