[实用新型]具有改进型终端的IGBT无效

专利信息
申请号: 201020563312.0 申请日: 2010-10-15
公开(公告)号: CN201829504U 公开(公告)日: 2011-05-11
发明(设计)人: 朱袁正;丁磊;叶鹏;胡永刚 申请(专利权)人: 无锡新洁能功率半导体有限公司
主分类号: H01L29/739 分类号: H01L29/739;H01L29/06
代理公司: 无锡市大为专利商标事务所 32104 代理人: 曹祖良
地址: 214131 江苏省无锡市滨湖区高浪东*** 国省代码: 江苏;32
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摘要:
搜索关键词: 具有 改进型 终端 igbt
【说明书】:

技术领域

本实用新型涉及一种功率半导体器件,尤其是一种具有改进型终端的IGBT及其制造方法。

背景技术

绝缘栅双极型晶体管IGBT(Insulated Gate Bipolar Transistor)的出现大大改善了传统金属-氧化物-半导体场效应晶体管MOSFET固有存在的器件耐压与导通电阻相互牵制的情况,这源于IGBT是一种结合了绝缘栅MOS晶体管与双极型晶体管的高电流密度特性的器件,导通电阻的大幅降低为IGBT器件合理有效地提升耐压带来巨大的操作空间。而确保IGBT获得较高耐压的一个重要前提条件就是所述IGBT器件必需具备一种优良的终端保护结构。现有的终端保护结构包括传统的场限环(FLR)结构、场限环加场板(FP)结构、场板结构、结终端延伸(JTE)结构、横向变掺杂(VLD)结构等。目前已知广泛使用于中高压IGBT的终端保护结构包括传统的场限环(FLR)结构、场限环加场板(FP)结构。

传统的场限环(FLR)结构26如图1所示。所述IGBT器件包含左侧的器件有源区和位于有源区右侧的器件终端保护区,所述IGBT器件的终端保护区包含多个互不接触,并且依照指定距离相邻排布的P型场限环14。当所述IGBT器件耐压工作时,所述P型场限环14沿着由器件有源区指向器件终端保护区的方向依次耗尽,并且形成的耗尽区依次相连通,所需耐压越高,P型场限环的数量则需越多。由此,使用上述终端保护结构存在以下不足:

1)、当所述IGBT器件工作在耐压状态时,其终端保护区的P型场限环14在远离有源区一侧的转角处产生局部高电场,过高电场的出现降低了器件耐压的可靠性。

2)、采用所述传统的场限环终端保护结构,器件所能承受的击穿电压以及器件发生击穿时的击穿点受P型场限环14间的距离影响极大,大大缩小了其设计和制造时的波动容宽、增加了生产难度。

3)、采用所述传统的场限环终端保护结构,以耐压值为1200V,电流值为10A~25A规格的IGBT器件为例,其器件终端保护区面积占芯片总面积的30%~40%,其占有比例较大,在保证器件有源区面积大小的同时,则芯片面积较大,芯片制造成本较高。

场限环加场板(FP)结构27如图2所示。所述IGBT器件包含左侧的器件有源区和位于有源区右侧的器件终端保护区,所述器件终端保护区包含多个互不接触,并且依照指定距离相邻排布的P型场限环14,所述每个P型场限环14上方设置有由导电多晶硅10和厚绝缘氧化层22构成的场板结构27;场板结构27上覆盖有绝缘介质层28。当所述IGBT器件耐压工作时,所述P型场限环14沿着由器件有源区指向器件终端保护区的方向依次耗尽,并且形成的耗尽区依次相连通,所需耐压越高,P型场限环和场板的数量则需越多。同样,采用所述场限环加场板的终端保护结构,其耐压可靠性较易受设计尺寸和制造工艺波动的影响,而且终端保护区占整体芯片面积的比重较大,制约了降低芯片成本的空间。

发明内容

本实用新型的目的是克服现有技术中存在的不足,提供一种具有改进型终端的IGBT及其制造方法,其提高了器件的耐压可靠性,增大了器件设计尺寸和制造工艺波动的容宽窗口,缩小了器件终端保护区所占芯片整体面积的比重,从而降低了成本。

按照本实用新型提供的技术方案,所述具有改进型终端的IGBT,在所述IGBT器件的俯视平面上,包括位于半导体基板上的有源区和终端保护区,所述有源区位于半导体基板的中心区,终端保护区位于有源区的外围;所述终端保护区包括位于其内圈的分压保护区及位于其外圈的截止保护区;所述分压保护区包括第一分压保护区与第二分压保护区,所述第一分压保护区环绕保护有源区,第二分压保护区位于第一分压保护区的外圈,并环绕包围第一分压保护区及有源区;其创新在于:

在所述IGBT器件的截面上,所述半导体基板具有两个相对的主面,所述主面包括第一主面与第二主面,半导体基板的第一主面与第二主面间包括第一导电类型漂移区;第二分压保护区包括至少一个第二导电类型注入区,所述第二导电类型注入区在第一导电类型漂移区内沿第一主面指向第二主面的方向延伸,相邻的第二导电类型注入区由第一导电类型漂移区相间隔;

所述第二导电类型注入区内包括至少一个分压沟槽,所述分压沟槽位于第二导电类型注入区内,并沿由第一主面指向第二主面的方向在第二导电类型注入区内延伸;所述分压沟槽内填充有第一绝缘介质层,所述第一绝缘介质层填充在分压沟槽内,并覆盖在半导体基板相应的第一主面上。

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