[实用新型]一种实现多相位时钟分数分频的装置

说明书

技术领域

本实用新型涉及数模混合芯片中的分频器，特别涉及一种实现多相位时钟分数分频的装置。

背景技术

在如今的集成电路(Integrated Circuit，IC)中，尤其是通信系统类，集成了越来越多的子系统。许多子系统之间都需要一个时钟信号(Clock)来同步(Synchronization)。因为标准的不同，不同子系统间需要的同步时钟频率是不一样的，但是，为了节省芯片面积和减小功耗，人们往往倾向于在一个芯片上使用一个锁相环(Phase-locked Loop，PLL)。因此，在芯片设计中就会出现需要使用分数分频产生一个频率时钟的情况。

为了减小由此产生的同步时钟的抖动，其中一种最常用的实现分数分频的方法是先用锁相环产生一系列频率一致、相位差固定的时钟信号，再使用数字逻辑电路通过循环往复的时钟选择产生最终的时钟信号。图1所示即为现有技术中一种多相位时钟分频的电路示意图，图中110是一多工器(Multiplexer)，120是一累加器(Accumulator)，130是一分频器(Divider)。其中，累加器的输出作为多工器的选择信号，而多工器的输出作为累加器和分频器的时钟信号。正常工作时，多工器在每一个时段根据累加器的输出信号SEL从CLK0～CLKn-1中选择一个时钟作为时钟信号C1输出，由于CLK0～CLKn-1之间的相位差均为T_ref/n，因此，若频率码MOD设为m，分频器的分频比设为M，则输出时钟信号Cout的频率为n·f_ref/(m·M)，即相当于对输入时钟f_ref做了分数分频操作，分频比为(m·M)/n。但是图1所示的电路中存在一个问题是，当输入多工器110的参考时钟频率f_ref较高或者n值较大，即两两时钟之间的相位差较小时，在两个时钟上升沿之间的时间ΔT较短(如图2所示)，累加器120不能在此时间内完成累加操作，导致不能够产生正确的输出频率。另外，图1所示的电路中还存在一个问题是，时钟C1为多工器110和累加器120经过倍频产生的，因此时钟C1的频率较高，对于后面的分频器130的速度要求较高，因而现有的多相位时钟分频技术比较适合于低频的应用。

为了能够对更高频率的时钟信号进行分频，现有技术中还有图3所示的一种多相位时钟分频电路，其中210是一多工器(Multiplexer)，220是一累加器(Accumulator)，230是一计数器(Counter)，240是一触变电路(ToggleCircuit)。多工器210在每一个时段根据累加器220的输出信号SEL从CLK0～CLKn-1中选择一个时钟作为时钟信号C1输出，计数器230对输出的C1信号上升沿计数，当计数到N的时候输出一脉冲信号C2，触发累加器进行累加，改变多工器的选择信号SEL。因为CLK0～CLKn-1之间的相位差均为T_ref/n，因此，若频率码MOD设为m，则每隔(N+m/n)T_ref时间C2产生一个脉冲，输出信号Cout的频率为f_ref/[2(N+m/n)]，分频比为2(N+m/n)。此技术的缺点是，当多工器的输出选择在图4所示的阴影时段改变时，多工器的输出将会产生一个错误的上升沿(False Edge)，从而误触发累加器和触变电路，导致产生错误的时钟信号。因此，需要提出一种适用于高频率的多相位时钟分频电路，以避免出现上述的误触发。

实用新型内容

本发明所要解决的技术问题是，提供一种实现多相位时钟分数分频的装置，从而对高频时钟信号进行分数分频。

为了解决上述问题，本实用新型公开了一种实现多相位时钟分数分频的装置，包括累加器、触变电路和沿检测单元，其中：

所述沿检测单元包括n个并行的沿检测电路和一个或门，每个沿检测电路根据所述累加器产生的使能信号对输入的两个时钟信号的沿进行检测，产生控制信号PROG，各沿检测电路输出的控制信号PROG经过所述或门后产生控制信号PROG_OR，所述控制信号PROG_OR作为时序控制信号输入到所述累加器，同时所述控制信号PROG_OR作为触发信号输入到所述触变电路；

其中，所述n个沿检测电路中，向各沿检测电路输入的两个时钟信号之间的相位差均相等，所述n与输入的时钟信号的总数目相同。