[发明专利]集成电路装置及其制造方法

说明书

技术领域

本发明一般是有关于一种集成电路(Integrated Circuit；IC)装置，且特别是有关于一种制造IC装置的对位(Alignment)设计结构及方法。

背景技术

半导体IC工业已历经快速成长的阶段。IC材料与设计方面的技术发展已产生了多个IC世代，其中每个世代具有相较于前一世代更小且更复杂的电路。通过图案化一系列已图案化与未图案化的层来制造这些IC装置，且这些连续的图案化层上的特征是彼此空间相关的。在制造过程中，每个图案化层必需以一定程度的精确度与之前的图案化层进行对位。图案对位技术通常提供一重叠(Overlay)标记来达成连续的层的对位。一例示性的重叠标记是一图案对位技术，此图案形成使用在盒中盒(Box-In-Box；BIB)中的外[outer；中心开口(open-centered)]盒。外盒有时可包含较所欲更大的中心开口(区域)，其可在后续工艺中产生浅碟化与负载效应(Dishing and Loading Effects)，例如来自于化学机械研磨(Chemical Mechanical Polishing；CMP)工艺。虽然现存的对位结构与方法一般是已适用于其预期的目的，然而其尚无法完全满足各方面的需求。

发明内容

本发明的目的是在提供一种集成电路装置及其制造方法，此集成电路装置于重叠标记(或对位标记)的开口区域之内具有次分辨率辅助特征。

本发明提供许多不同的实施例。根据本发明的一实施例的广泛的型式，提供一种IC装置。此IC装置包含具有对位区域的半导体基材、位于上述半导体基材的对位区域中的对位特征、以及设置在对位特征之内的虚拟特征。上述虚拟特征的一尺寸小于对位标记侦测器的分辨率。上述基材还包含装置区域以及可被包含在上述装置区域的装置特征。

在本发明的一实施例的另一广泛的型式中，提供一种装置。此装置包含半导体基材以及设置在上述半导体基材之上的多个栅极堆叠。上述多个栅极堆叠是配置做为具有开口区域的对位标记。此装置还包含次分辨率特征，其中次分辨率特征是设置在对位标记的开口区域之内的半导体基材之上。

在本发明的一实施例的又一广泛的型式中包含一种方法。此方法包含以下步骤。提供具有对位区域的基材。形成位于基材的对位区域中的对位特征。形成位于基材的对位区域中的虚拟特征，使得上述虚拟特征形成在对位特征之内。其中，上述虚拟特征的一尺寸小于对位标记侦测器的分辨率。

本发明的优点在于，透过于重叠标记(或对位标记)的开口区域之内加入次分辨率辅助特征，借以提供增加的均匀度，进而降低在研磨工艺中所产生的负载与浅碟化效应，提升IC装置的质量。此外，因为辅助特征为次分辨率，因而可维持令人满意的图案对比与对位侦测。

附图说明

本发明可由上述的详细说明并辅以相应的附图而获得最佳的了解。要强调的是，根据工业的标准常规，附图中的各种特征并未依比例绘示，且其仅用以做说明之用。事实上，为讨论的清楚起见，可任意地放大或缩小各种特征的尺寸。

图1A是绘示根据本发明的各种观点的IC对位区域中的图案辨识特征的上视图；

图1B是绘示沿着图1A中线1B-1B的图案辨识特征的剖视图；

图1C是绘示沿着图1B中线1C-1C的图案辨识特征的一部分的上视图；

图1D是绘示沿着图1C中线1D-1D的图案辨识特征的一部分的剖视图；

图2A是绘示根据本发明的各种观点的IC对位区域中的图案辨识特征的另一实施例的上视图；

图2B是绘示沿着图2A中线2B-2B的图案辨识特征的剖视图；

图2C是绘示沿着图2B中线2C-2C的图案辨识特征的一部分的上视图；

图2D是绘示沿着图2C中线2D-2D的图案辨识特征的一部分的剖视图；

图3A是绘示根据本发明的各种观点的IC对位区域中的图案辨识特征的又一实施例的上视图；

图3B是绘示沿着图3A中线3B-3B的图案辨识特征的剖视图；

图3C是绘示沿着图3B中线3C-3C的图案辨识特征的一部分的上视图；

图3D是绘示沿着图3C中线3D-3D的图案辨识特征的一部分的剖视图；

图4是绘示根据本发明的各种观点的IC装置的一实施例的剖视图，其中IC装置在其IC对位区域中具有一图案辨识特征；

图5A是绘示图4的IC装置的IC对位区域的一实施例的上视图；