[发明专利]NAND编程技术

说明书

技术领域

本文描述的实施例一般涉及用于NAND存储器阵列的编程技术的领域，更具体地涉及用于消除基于数据模式的编程干扰失败的编程技术。

背景

图1示出了NAND闪存设备的存储器阵列100的列条模式的示例性部分的简化示意图。应该理解，图1中所示的存储器阵列100的该示例性部分是用于解说目的，而不应被用作限制，且根据本文所公开的主题的其他NAND存储器阵列实施例也是可能的，且对于获知本公开的益处的本领域技术人员将是显见的。

在图1中，一系列的NAND存储器串120被排列在存储器阵列100中并且耦合至位线BL0-BL5和源线SL(仅示出其中一条源线SL)。在每个NAND存储器串120中，一系列浮置栅极、或浮置节点FET存储器单元102被以源极至漏极的方式耦合在一起以形成NAND存储器串120(典型地具有8、16、32或更多个单元)。每个浮置栅极/节点FET存储器单元102在沟道区域之上形成有栅—绝缘体叠层。为了进一步的使能操作，存储器阵列100的每个NAND存储器串120被形成在隔离沟(未示出)中，由此允许每个隔离沟的衬底以公知方式被个体地偏置以用于编程和擦除。

字线WL0-WL65与NAND存储器串120交错，并且耦合相邻存储器串120中的存储器单元102的控制栅极，以便使能、或选择每个NAND存储器串120中的单个存储器单元102。在每个NAND存储器串120中，在每个栅极绝缘体叠层之间形成掺杂区(典型地为N+杂质)以形成相邻存储器单元102的源极和漏极区，它们另外用作将NAND串120的诸单元耦合在一起的连接器。在示例性替换实施例中，N+掺杂区被省略且在NAND存储器串120方9下形成单个沟道区，由此耦合个体存储器单元102。每个NAND存储器串120被耦合至形成在每个NAND存储器串120的任一端的选择栅极104，并选择性地将每个NAND存储器串120的相对端耦合至位线BL和耦合至源线SL。选择栅极104各自耦合至栅极选择线，即选择栅漏SDS和选择栅源SGS，它们控制将NAND存储器串120分别通过选择栅极104耦合到位线BL和源线SL。

NAND存储器阵列100由行解码器(未示出)以公知方式访问，行解码器通过选择耦合至存储器单元行的栅极的特定字选择线WL来激活该行存储器单元。耦合至每个NAND存储器串120的未选中存储器单元的栅极的字线WL也被驱动。然而，每个NAND存储器串120的未选中存储器单元典型地由较高栅极电压驱动以作为通过晶体管操作它们，由此允许它们以不受其所存储数据值限制的方式通过电流。随后电流通过该串联耦合的NAND存储器串的每个浮置栅极/节点存储器单元从源线SL流到列位线BL。在各自相应的位线BL中流动的电流仅受选中存储器单元行的所存储数据值限制。位线列页被选择并感测，且随后个体数据字从来自该列页的所感测数据字中被选择并从存储器设备被传递。

在一些示例性实施例中，NAND存储器阵列100被配置成使得偶数编号的位线(即，BL0、BL2、BL4等)被配置成偶数列页的部分，而奇数编号的位线(即，BL1、BL3等)被配置成奇数列页的部分。在其他示例性实施例中，NAND存储器阵列100被配置成没有偶数和奇数列页布置的阵列。

用于闪存/EEPROM存储器的常规编程技术通过向选中存储器单元的控制栅极施加一(或系列)编程电压脉冲并编程(或禁止)选中存储器单元从而通过将其沟道耦合至编程或禁止电压来编程(通过向存储器单元的浮置栅极或浮置节点注入电荷来设在逻辑“0”上)或禁止(不编程，通常旨在将该单元保持在被擦除并设在逻辑“1”)的方式对位或行(常称为页)进行编程。