[发明专利]半导体器件及其制作方法

说明书

技术领域

本发明涉及半导体领域，具体地，涉及一种包括异质外延结构的半导体器件及其制作方法。

背景技术

一般而言，异质外延是指在一种晶体材料上外延生长另一种晶体材料，例如在硅(Si)衬底上外延生长锗(Ge)、III-V族化合物半导体等。随着半导体技术的不断发展，异质外延技术变得越来越重要。例如，在Si衬底上淀积具有高载流子迁移率的Ge用作沟道区材料，可以形成高性能Ge沟道金属氧化物半导体场效应晶体管(MOSFET)。此外，在Si衬底上淀积例如III-V族化合物半导体等材料有助于将光电子器件与Si互补金属氧化物半导体(CMOS)工艺相集成。

但是，通常这两种晶体材料的晶格并不匹配，从而在生长过程中会有缺陷如位错等出现。例如，当在Si上直接外延生长超过数个纳米(nm)的Ge时，由于两者之间具有4.2％的晶格失配，从而导致出现10⁸-10⁹/cm²密度的位错。这种缺陷对于生长的晶体并因此对于最终得到的器件有着不利的影响。

当前，已经提出了各种方法来减少异质外延时出现的这种缺陷，如渐变缓冲层、生长后高温退火和高宽比捕获(Aspect Ratio Trapping，ART)等技术。图1中示出了通过ART来减少缺陷的示意图。如图1所示，在Si衬底100上设有介质材料(如SiO₂)110，介质材料110在彼此之间限定了具有较大高宽比(AR)的开口。随后，在Si衬底100上外延生长例如Ge层120。已经注意到，生长过程中出现的缺陷如位错等近似正交于生长表面。由于介质材料110所限定的开口尺寸相对较小，从而通常所生长的Ge材料在该开口中为中间高、两侧低的外貌，即，生长表面并非平行于衬底表面，因此出现的缺陷130如图1中所示沿倾斜方向向上延伸。最后，这些缺陷终止于非晶的介质材料110，防止了缺陷继续向上延伸。此外，当相邻开口中分别外延的半导体材料在介质材料110上方汇聚时，还会出现聚结位错(coalescence dislocation)140。

另外，当需要在Si衬底100上局部形成Ge材料(局部形成的Ge材料周围例如仍由Si材料围绕)时，需要进行两次外延。首先，如上所述，在Si衬底100上形成介质材料110，并外延Ge层120。然后，对Ge层120进行局域化，然后再在重新露出的Si衬底100上进一步外延Si材料。从而形成在Si层中嵌入局域化Ge层的结构。

有鉴于此，有必要提供一种新的半导体结构和方法来有利于形成局域化的外延层，并进一步减少通过外延生长得到的材料中的缺陷。

发明内容

本发明的目的在于提供一种半导体结构及其制作方法，以便更为有效地减少异质外延时导致的缺陷，并且特别有利于形成局域化的外延层。

根据本发明的一个方面，提供了一种制作半导体器件的方法，包括：提供第一半导体层，并在该第一半导体层中形成第一浅沟槽隔离(STI)；在第一半导体层上确定选定区域，使该选定区域内第一半导体层下凹；在所述选定区域中，在第一半导体层上外延生长第二半导体层，其中第二半导体层的材料与第一半导体层的材料不同。

根据本发明的实施例，通过一次外延，就可以形成第一半导体层中嵌入局域化第二半导体层的结构，从而大大简化了工艺。

优选地，在形成所述第二半导体层后，还包括：在第二半导体层中，形成第二STI，使得第一STI和第二STI相连，且在所述第一STI和所述第二STI的交界面上，所述第一STI和所述第二STI重合。

有利地，通过在外延的第二半导体层中形成第二STI，进一步减少了外延过程中形成的聚结位错。

优选地，在第一半导体层上确定选定区域，使该选定区域内第一半导体层下凹的步骤包括：在第一半导体层上形成掩膜层；对掩膜层进行构图，使得暴露出选定区域；以及将所述选定区域内暴露出的第一半导体层去除一定高度。

根据本发明的实施例，在选定区域中，由于第一半导体层下凹，从而第一半导体层中形成的STI在外延生长过程中可以有效地对生长缺陷进行ART。

优选地，在靠近所述第一半导体层的所述第二半导体层中存在位错时，各所述位错均终止于去除所述一定高度的第一半导体层后剩余的第一STI上。利于消除在所述第二半导体层中远离所述第一半导体层的区域内的所述位错。