[发明专利]半导体精细图形及鳍形场效应管的FIN体的制作方法

说明书

技术领域

本发明涉及微细加工制造技术领域，尤其涉及一种精细图形的制作方法以及一种鳍形场效应晶体管(FinFET，Fin Field Effect Transistor)的FIN体的制作方法。

背景技术

近年来，精细图形的工艺制作方法受到很多领域的关注，尤其是半导体集成电路制造领域。自集成电路发明以来，其性能一直稳步提高。性能的提高主要是通过不断缩小集成电路器件的尺寸来实现的。目前，集成电路器件(MOSFET，Metal-Oxide-Semiconductor or Field-Effect Transistor)的特征尺寸以缩小到纳米尺度。在此尺度下，各种基本的和实际的限制开始出现，使得建立在硅平面CMOS(Complementary Metal Oxide Semiconductor)技术之上的集成电路技术的发展正遭受前所未有的挑战。一般认为，经过努力，CMOS技术仍有可能推进到20纳米甚至10纳米技术节点，多栅MOS器件技术被认为是最有希望在亚20纳米节点后得到应用的技术。这是因为，与传统单栅器件相比，多栅器件具有更强的短沟道抑制能力，更好的亚阈特性、更高的驱动能力以及能带来更高的电路密度。

目前，FINFET器件因其自对准结构可由常规的平面CMOS工艺来实现，从而成为最有希望的多栅器件。FINFET在结构上可分为双栅FINFET和三栅FINFET。对双栅FINFET来说，为获得可接受的器件性能，要求其FIN体的厚度为栅长的1/2～1/3，这样，微细加工的水平必须大幅度超前发展。另一方面，就三栅FINFET而言，由于FIN体的三个面都受到栅电极的控制，理应具有更强的短沟道控制能力，因此FIN体的厚度可以与栅长相当或更大，即器件的(最小)特征尺寸仍然为栅长，对微细加工水平没有提出超常的要求，因而与传统CMOS工艺技术更为兼容。然而，理论和实验研究均表明，在沟道掺杂浓度较高的情况下，三栅FINFET的确呈现了更为优良的短沟道特性，但在沟道为轻(无)掺杂的情况下，三栅结构与双栅结构相比并没有明显的改进。而在纳米尺度情况下，为了避免杂质数量离散引起的器件阈值电压的分散，MOS器件不能采用高掺杂的沟道，即必须采用轻(无)掺杂沟道。此外，在相同沟道面积的情况下，三栅结构的器件比双栅结构，甚至单栅结构的器件占用更多的版图面积。因此，综合而言，双栅FINFET是更可取的新器件结构。

尽管目前看来双栅FINFET比三栅FINFET更有希望成为下一代的集成电路器件，但在进入实用化之前，必须解决一些关键的技术难题。超薄Fin体的加工就是最主要的难题之一。目前所报导的实验制备技术均不能成为大生产技术。迄今所演示的FIN体的制作方法通常是在光刻的基础上再通过某种手段，如对光刻图形进行灰化(Ashing)等处理，以达到图形的进一步缩小。这种技术由于所形成图形几何尺寸的均匀性和重复性很差，不能用于电路的制作。侧墙图形转移技术(spacer image transfer)虽然是一种简易的纳米尺度加工技术，可用来制作单个器件，但这种技术会产生众多的寄生图形，因而不能用于电路的制作。

发明内容

本发明所要解决的技术问题是，提供一种精细图形的制作方法，不需要高精度和高分辨率光刻技术就能制作精细图形。

为解决上述技术问题，本发明提出一种精细图形的制作方法，包括：在待加工材料的表面上形成牺牲层，对所述牺牲层进行粗加工以形成粗加工图形，并在牺牲层的表面上形成覆盖层；从形成的粗加工图形的侧面对所述牺牲层进行选择性腐蚀，使之平面尺寸减小到所需要的尺度，得到牺牲层精细图形；去除所述覆盖层；以所述牺牲层精细图形为掩膜，刻蚀所述待加工材料以形成精细图形。

进一步地，所述对牺牲层进行粗加工并在牺牲层的表面上形成覆盖层包括：在所述牺牲层的表面上涂布一层预定大小的光刻胶，光刻和刻蚀所述牺牲层，所述光刻胶形成牺牲层的表面上的覆盖层。

优选地，所述去除牺牲层精细图形上的覆盖层包括：使用干法或湿法去除所述光刻胶。

进一步地，所述对牺牲层进行粗加工并在牺牲层的表面上形成覆盖层包括：在所述牺牲层生长一层介质层；在所述介质层上涂布一层预定大小的光刻胶；光刻和刻蚀所述介质层和牺牲层，所述光刻胶和介质层形成牺牲层的表面上的覆盖层。

优选地，所述介质层为氮化层；所述去除覆盖层包括：使用干法或湿法去除所述光刻胶；使用热磷酸去除所述介质层。