[发明专利]在基板上搭载半导体结构体的半导体装置及其制造方法

说明书

技术领域

本发明涉及一种在基板(ベ一ス板)上搭载半导体结构体的半导体装置及其制造方法。

背景技术

在日本特开2008-60298号公报中，作为IC芯片的封装方法，有所谓的WLP(Wafer Level Package)法和EWLP(Embedded Wafer Level Package)法。WLP法是对晶片状态的半导体晶片进行树脂密封和端子形成之后，按芯片尺寸进行切分的方法(例如参考专利文献1的图2～图10)。由此，可以制造与内置的IC芯片具有相同尺寸的小型封装。

EWLP法是进一步地封装由WLP法制造的芯片，使该芯片成为嵌入衬底(日本语：基板)的状态的方法(例如参考专利文献1的图11～图16)。具体而言，将通过WLP法而实现了封装化的多个半导体芯片2排列在基板1上，在半导体芯片2的周围将格子状的半硬化树脂片14a重叠在基板1上，进一步地在该半硬化树脂片14a和半导体芯片2上重叠半硬化树脂片15a，并且通过加热、加压使这些半硬化树脂片14a、15a硬化。之后，由激光在半硬化树脂片15a硬化而成的绝缘层15上形成通孔16，通过半加成法(セミアディティブ)形成配线17、18，将配线17、18连接到半导体芯片2的电极12。之后，在配线17、18上形成焊料21，按每个半导体芯片2来切割(ダィシング)基板1、密封层14和绝缘层15。

然而，在专利文献1中记载的制造方法中，为了将配线17、18连接到电极12，需要由激光来形成通孔16的工序。因此，需要激光加工的设备。此外，增加了制造工时，并且制造成本也增加了。

因此，本发明要解决的课题是能够省略由激光加工形成通孔的工序，并且能够减少半导体装置的制造工序、制造时间和制造成本。

发明内容

为了解决以上课题，根据本发明的一个实施方式，提供一种半导体装置，具有：半导体结构体，该半导体结构体具有半导体衬底和凸设在所述半导体衬底表面上的外部连接用电极；搭载所述半导体结构体的基板；和密封层，该密封层层叠在除了所述外部连接用电极以外的所述半导体衬底上和包含所述半导体衬底侧面的所述基板上。

根据本发明的其他实施方式，提供一种半导体装置，其中，将具有凸设在半导体衬底表面上的外部连接用电极的多个半导体结构体装载在基板上，在除了所述外部连接用电极以外的所述半导体衬底上和包含所述半导体衬底侧面的所述基板上层叠密封层。

附图说明

图1是本发明的实施方式中的半导体装置的剖视图。

图2是在图1中示出的半导体装置的制造方法的工序图。

图3是接着图2的工序的工序图。

图4是接着图3的工序的工序图。

图5是接着图4的工序的工序图。

图6是接着图5的工序的工序图。

图7是接着图6的工序的工序图。

具体实施方式

下面，采用附图说明用于实施本发明的实施方式。然而，在下面描述的实施方式中，虽然为了实施本发明而在技术上给出了优选的各种限制，但是本发明的范围不限定在下面的实施方式和图示例中。

图1是半导体装置1的剖视图。

该半导体装置1具有基板31、半导体结构体10、密封层32、上层配线33和焊料球35等。半导体结构体10具有半导体芯片11、钝化膜13、多个连接垫12、保护膜25、再配线21和柱状电极(外部连接用电极)22等。并且，在半导体芯片11的表面上凸设圆柱形状、棱柱形状及其他柱形状的柱状电极22，通过粘着剂层30将该半导体芯片11粘着在基板31上，在基 板31上层叠密封层32以覆盖半导体芯片11，并且柱状电极22贯通密封层32。

半导体芯片11是单片化的半导体衬底。半导体芯片11由硅等构成，在半导体芯片11的表面上形成LSI。多个连接垫12形成在半导体芯片11的表面上，将连接垫12连接到LSI的配线上。钝化膜13覆盖LSI。例如，钝化膜13由氧化硅或氮化硅构成。此外，在钝化膜13上设置露出连接垫12的开口部13a。

在钝化膜13上层叠保护膜25。保护膜25由聚酰亚胺系树脂和其他树脂构成。例如，关于保护膜25，可以采用聚酰亚胺(PI)、聚苯并恶唑(PBO)等高性能塑料材料，环氧系、苯酚系、硅系等塑料材料，或它们的复合材料等。

在保护膜25上设置露出连接垫12的开口部25a。保护膜25的开口部25a比钝化膜13的开口部13a小，在开口部25a的外周部，连接垫12和保护膜25紧密连接。