[发明专利]一种针对PLL的ATE测试电路及其测试方法

说明书

技术领域

本发明涉及自动测试领域，尤其是涉及用于ATE（Automatic Test Equipment，即自动化测试设备）测试机台的测试方法学领域，更具体地涉及针对PLL（Phase Locked Loop，即锁相环）电路的测试电路和测试方法。

背景技术

随着集成电路产业的飞速发展，集成电路测试在产业链中的作用越来越大，专业化的集成电路测试业是集成电路产业中的一个重要组成部分。在目前的集成电路产业中，由于专用测试仪的局限性、非标准性以及专用测试仪开发的周期过长等问题，使得专用测试仪的使用受到了较大的限制，而通用测试仪ATE以它的通用性、标准性、便携性以及开放性迅速成为了集成电路测试行业的主流。

众所周知，ATE是一种通过计算机程序取代人工劳动来进行器件、电路板和子系统等测试的设备，而在ATE测试机台对集成电路的测试过程中，对集成电路内部的时钟发生电路PLL的测试一直以来都是一个难点。因为PLL的输出时钟信号是实速信号，其代表了整个电路中最快的频率，所以其对输出管脚及ATE设备能够支持的速率都有着较高的要求。此外，由于有些电路中的PLL无法保证量产时每件产品中的时钟信号均具有统一的相位关系，因此导致无法找到统一的ATE测试向量来对PLL电路的输出进行实时测试。

为了适应各种电路设计中不同的PLL形态，并获得稳定的输出以便对测试结果进行准确的判断，需要找到一种有效的测试方法来对PLL电路进行专门测试。这种测试方法应做到：（1）对PLL的各路输出都可以进行全面的测试；（2）对由工艺差异而导致的PLL的输出时钟相位差别可以做到完全兼容，即不会因为测试捕捉时间点的选取而导致对被测电路的不同样片选择性兼容；（3）在被测电路内部对PLL输出时钟进行比较和判断，将判断结果直接输出片外，以避免接口引脚或ATE测试机台本身参数配置较低而引起的测试限制，控制测试成本，并提高测试结果的稳定性。

发明内容

为了克服现有PLL电路测试方法的上述一个或多个不足，本发明提供了一种全面的、兼容各种类型PLL电路、对电路输出引脚和ATE测试设备要求低的、和/或易于实现和测量的测试电路及测试方法。

根据本发明的一个方面，提供了一种针对PLL电路的ATE测试电路，该ATE测试电路包括：

测试控制电路，用于配置所述ATE测试电路的预定标准值参数；

至少一个计数器，其中每个计数器对应PLL电路的一路输出信号，并且每个计数器用于对其所对应的一路输出信号的上下跳变进行计数；

至少一个比较器，其中每个比较器对应PLL电路的一路输出信号，并且每个比较器用于将其所对应的计数器的计数结果与相应的标准值参数进行比较；

测试开关，用于启动和终止上述计数器的工作；以及

测试结果输出电路，用于输出上述比较器的比较结果。

优选地，由ATE直接控制所述预定标准值参数的配置及所述测试开关。

优选地，当被测PLL电路的工作模式及输出支路选择被配置完毕并稳定输出时钟信号之后，才启动所述测试开关，以启动所述计数器的工作。

优选地，所述测试开关的启动时间由测试向量进行描述。

优选地，根据被测PLL电路的当前输出时钟频率和输入到所述PLL电路的外部时钟频率来计算得到所述测试开关的终止时间。

优选地，所述计算包括：用被测PLL电路的当前输出时钟频率的倒数乘以输入到比较器中的相应标准值参数，即可得到测试开关从开启到关闭的总时间；将所述总时间除以所述外部时钟频率的倒数以得到测试开关的终止时间。

优选地，所述测试开关的终止时间由测试向量进行描述。

优选地，通过ATE直接观察和测量所述ATE测试电路的测试结果。

优选地，所述ATE测试电路能够测试PLL电路的多路输出，其中所述ATE测试电路针对所述多路输出中的每路输出均设置一个经配置的标准值参数、一个计数器以及一个比较器。

优选地，与所述多路输出中的每路输出对应的每个比较器的比较结果输出信号分别被作为一组测试结果直接输出到所述ATE测试电路和被测PLL电路所共同位于的芯片的外部引脚，供ATE进行观测。

优选地，将与所述多路输出对应的所有比较器的比较结果通过与门进行“逻辑与”运算，得到一个最终测试结果，并仅将该最终测试结果单独输出到所述ATE测试电路和被测PLL电路所共同位于的芯片的外部引脚，供ATE进行观测。

优选地，所述ATE测试电路与所述PLL电路在同一芯片内。