[发明专利]时序电路的拓扑结构分析方法和状态机模型提取方法

说明书

技术领域

本发明涉及SystemC形式化验证技术领域，特别涉及一种基于SystemC的时序电路拓扑结构分析方法和一种基于SystemC的时序电路状态机模型提取方法。

背景技术

目前芯片设计业正面临着一系列的挑战,随着半导体技术的迅猛发展，SoC( System-on-Chip，片上系统或系统芯片)已经成为当今集成电路设计的发展方向，SoC性能越来越强,规模越来越大。SoC芯片的规模一般远大于普通的ASIC,同时由于深亚微米工艺带来的设计困难等,使得SoC设计的复杂度大大提高。在SoC设计中,仿真与验证是SoC设计流程中最复杂、最耗时的环节,约占整个芯片开发周期的50%～80%,采用先进的设计与仿真验证方法成为SoC设计成功的关键。SoC技术的发展趋势是基于SoC开发平台,基于平台的设计是一种可以达到最大程度系统重用的面向集成的设计方法,分享IP核开发与系统集成成果,不断重整价值链,在关注面积、延迟、功耗的基础上,向成品率、可靠性、EMI 噪声、成本、易用性等转移,使系统级集成能力快速发展。

在系统芯片的各个设计中，像系统定义、软硬件划分、设计实现等，集成电路设计界一直在考虑如何满足SoC的设计要求，一直在寻找一种能同时实现较高层次的软件和硬件描述的系统级设计语言。随着ASIC设计规模的增大，其前端验证的难度、复杂度将以几何级数的速度增加。

当今ASIC前端验证已经成为整个ASIC设计流程中耗时长、难度大却又十分关键的阶段。因此，在前端验证阶段，采用有效、实用的验证方法具有重要意义。常用的功能验证采用的方式是：向被测单元施加一组测试向量激励，将其输出向量与标准的参考向量作比较，从而判断模块功能的正确性。静态功能验证中，没有向设计施加输入激励信号。而是将设计映射至一个采用二叉决策图或其他数学表达式来说明其功能的图形结构上。利用这种图形结构来证实或反驳属性将能够验证这些数学表达式。基于SystemC的建模与验证方法主要基于传统的动态仿真技术，基于SystemC的形式验证技术还不是很成熟。将形式验证技术应用于SystemC设计中将是一个很大的挑战，因为SystemC是一种面向对象的设计语言，还因为SystemC复杂的基于事件驱动的仿真语义。

传统的验证方法大都采用动态仿真的方法，动态仿真的一个主要的缺点是，在一个限时仿真行程当中，只能对芯片的典型工作特性进行验证。造成这种情况的主要原因在于采用的是定向测试法。当采用动态验证时，设计者使用覆盖率来表示功能空间的估计值，如行覆盖率、表达式覆盖率、FSM覆盖率、变换覆盖率和通路覆盖率等。为了能对SystemC描述的电路进行形式化的静态验证，有必要对SystemC电路信息进行提取。模型检验使用有限状态机描述电路，通过状态机的遍历验证电路是否满足功能。状态机系统是作为一个具有标记的状态转移图给出的，一个状态标记表示了在那个状态的一个原子命题集合的取值。状态转移图定义了系统模型。如何有效地获取状态机系统成为对SystemC描述的门级时序电路进行形式化验证的首要解决的问题之一。

因此，现有技术的不足就需要对SystemC描述的门级时序电路进行形式化分析以及由此进行时序电路拓扑结构分析。

发明内容

本发明目的在于对SystemC描述的门级时序电路进行形式化分析，从而提供一种适用于SystemC描述的时序电路拓扑结构分析方法，以及由此还提供一种适用于SystemC的门级时序电路状态机模型提取方法。

为了达到上述目的，本发明采取技术方案如下：

根据本发明提供的适用于SystemC描述的时序电路拓扑结构分析方法，所述时序电路包括由SystemC描述的能存储电路状态的逻辑器件和基本门器件，所述时序电路拓扑结构通过电路信息来体现，在完成模块实例化和端口信息绑定操作后执行SC_MODULE类内的成员函数end_of_elaboration()， 其中默认的成员函数end_of_elaboration是空的，通过修改成员函数end_of_elaboration和添加获取电路信息的代码来提取各个模块实例化时的电路信息。

输入电路是基于SystemC描述的、由触发器和基本门(与，或，非，异或等)组成的时序电路，其中触发器和基本门已由SystemC描述，被测电路由SystemC描述的子模块组成。电路信息体现电路的拓扑结构，包括触发器个数以及它们的端口信息、门器件类型以及它们的端口信息、初级输入端个数以及每条导线所连接的逻辑器件信息。