[发明专利]存储器控制器及存储器访问控制方法

说明书

技术领域

本发明涉及存储器的控制技术领域，特别地涉及存储器控制器及存储器访问控制方法。

背景技术

DDR（Double Data Rate，双倍速率）SDRAM（Synchronous Dynamic Random Access Memory，同步动态随机存储器）是使用双倍数据速率的结构来获得高性能的存储器。DDR SDRAM在一个时钟周期内传输两次数据，即它能够在时钟的上升期和下降期各传输一次数据，因此称为双倍速率同步动态随机存储器。对于一次DDR SDRAM访问操作（写操作或读操作），在芯片的内部，每一个时钟周期执行一个位宽为2n的数据传输。而在DDR SDRAM器件的管脚上则每半个时钟周期执行一次n位的数据传输。因此，DDR SDRAM的总线带宽为：工作频率×数据总线宽度×2。可见，在相同的数据总线宽度和工作频率下，DDR SDRAM的总线带宽比SDR SDRAM的总线带宽提高了一倍。目前的DDR存储器具有速度快、单颗粒存储量大的特点。

但是，DDR存储器的操作需要遵从一定的顺序，比如需要按时刷新、读写一个单元的数据需要进行激活以及预充电、连续读写的操作需要在一定的地址范围内进行、跨行和BANK（即存储器的分块）需要时间开销、读写数据需要预先将地址和命令传送等待存储器准备好等，这些都需要消耗额外的时钟开销。

额外的时钟开销使得存储器的读、写速率变慢，从而降低了存储器的性能。

发明内容

为了解决上述问题中的至少一个，根据本发明的一方面，提供一种存储器控制器，其可以降低存储器的额外的时钟开销。所述存储器控制器包括：

地址缓存模块，用于缓存用于对存储器所进行的多个读操作或多个写操作的存储器地址；以及

突发控制模块，用于：

根据缓存在所述地址缓存模块中的存储器地址将所述多个读操作重组以形成一个或多个突发读操作，其中所述一个突发读操作或所述多个突发读操作中的每个突发读操作包括所述多个读操作中的两个或更多的读操作，且所述两个或更多的读操作所针对的存储器地址是连续的，或者

根据缓存在所述地址缓存模块中的存储器地址将所述多个写操作重组以形成一个或多个突发写操作，其中所述一个突发写操作或所述多个突发写操作中的每个突发写操作包括所述多个写操作中的两个或更多的写操作，且所述两个或更多的写操作所针对的存储器地址是连续的。

对于针对多个存储器地址的一组读操作或一组写操作，如果这多个存储器地址不是连续的，则无法对这多个存储器地址进行连续的读操作或写操作，而必须增加额外的跨行时钟开销（当行地址不连续时）。本发明的上述存储器控制器可以将与这多个存储器地址相对应的多个读操作或多个写操作重新进行组合，以形成一个或多个突发读操作或一个或多个突发写操作，其中每个突发读操作或每个突发写操作所针对的存储地址是连续的。由于地址是连续的，因此可以连续地进行每个突发读操作中的多个读操作，或者可以连续地进行或每个突发写操作中的多个写操作，从而降低或消除了跨行时钟开销。

优选地，所述突发控制模块包括：

地址识别模块，用于检测所述地址缓存模块中的存储器地址，并识别用于所述多个读操作或所述多个写操作的存储器地址中连续的存储器地址；以及

操作重组模块，用于将所述多个读操作中针对所识别的连续的存储器地址的读操作组合在一起以形成所述一个或多个突发读操作，或者用于将所述多个写操作中针对所识别的连续的存储器地址的写操作组合在一起以形成所述一个或多个突发写操作。

优选地，所述操作重组模块包括：地址重组模块，用于调整存储器地址在地址缓存模块中的存储位置以将所识别的连续的存储器地址相邻地存储在所述地址缓存模块中。

优选地，所述存储器控制器还包括：

写数据缓存模块，用于缓存用于所述多个写操作的要写入存储器的数据，所述数据包括多个写数据单元，所述多个写数据单元与用于所述多个写操作的存储器地址是相对应的；

其中所述操作重组模块还包括：数据重组模块，用于与所述调整存储器地址在地址缓存模块中的存储位置相一致地调整相对应的写数据单元在所述写数据缓存模块中的存储位置，以使得每个突发写操作所针对的写数据单元被相邻地存储在所述写数据缓存模块中。

优选地，所述地址缓存模块包括地址转置模块和转置地址缓存模块，所述地址转置模块用于将与要写入存储器的所述数据对应的源地址变换成转置后的存储器地址并将转置后的存储器地址输入到转置地址缓存模块中进行缓存；以及