[发明专利]MOS晶体管及其制作方法

说明书

技术领域

本发明涉及半导体技术领域，特别涉及一种MOS晶体管及其制作方法。

背景技术

随着对超大规模集成电路高集成度和高性能的需求逐渐增加，半导体技术向着22nm甚至更小特征尺寸的技术节点发展。为解决MOS晶体管尺寸减小带来的诸多技术问题，业内提出了多种不同的技术路线，其中，具有非对称沟道结构的MOS晶体管有利于增强源端的横向电场并降低漏端侧向电场，近年来逐渐成为研究热点。

图1为具有非对称沟道结构的MOS晶体管的结构示意图，如图所示，沟道10内沿着从源区11到漏区12的方向，掺杂浓度逐渐降低，越靠近漏区12沟道内的杂质浓度越低，从而形成非对称的沟道结构。

M.Hasan等的研究表明(IEEE TED，VOL.56，NO.12，DECEMBER2009)，非对称沟道MOS晶体管中的横向电场分布状态增加了源端的载流子迁移率，因此能够提高器件的驱动电流，而漏端较低的横向电场能够有效的防止漏端击穿现象的发生，如图2所示，曲线1为非对称沟道的MOS晶体管的横向电场分布，曲线2为传统的对称沟道MOS晶体管的横向电场分布，由图可见，相对于传统对称沟道结构的MOS晶体管，非对称沟道结构的MOS晶体管的源端电场提高，漏端电场降低。

然而，从图2中还可以看出，非对称沟道MOS晶体管对沟道源端和漏端的电场改善都有限，需要进一步开发新的结构来改进这种MOS晶体管的性能，以满足高响应速率、高可靠性的要求。

发明内容

本发明解决的问题是提供一种MOS晶体管及其制作方法，能够改善沟道源端和漏端的电场分布，提高器件性能。

为解决上述问题，本发明提供一种MOS晶体管，包括：

半导体衬底；

所述半导体衬底上的栅极结构；

所述栅极结构两侧的半导体衬底表面内的源区和漏区；

所述栅极结构下方的沟道；

所述沟道内靠近漏区的一端具有异质区，所述异质区的介电常数大于沟道内其他区域。

所述异质区的晶格常数大于沟道内其他区域。

所述异质区和沟道之间形成内建电场，以降低载流子迁移的势垒。

所述沟道的材料包括硅，所述异质区的材料包括锗。

所述栅极结构包括：依次位于沟道上方的栅介质层和栅极，以及栅极两侧的侧墙，所述异质区位于与栅极介质层紧邻的沟道表面内。

所述异质区的深度与所述源区和漏区接近。

所述栅极与源区和漏区的LDD区有交叠，所述异质区与漏区的LDD区紧邻或相隔。

相应的，本发明还提供一种MOS晶体管的制作方法，包括以下步骤：

提供半导体衬底，所述半导体衬底上具有伪栅结构，以及所述伪栅结构两侧的半导体衬底表面内的源区和漏区，其中，源区和漏区之间为沟道，所述伪栅结构包括：伪栅、伪栅介质层和伪栅两侧的栅极侧墙；

去除伪栅以在栅极侧墙内形成栅沟槽；

在所述栅沟槽内形成异质区掩膜层；

以所述异质区掩膜层为遮挡，在所述沟道内形成异质区；

去除异质区掩膜层；

在所述栅沟槽内形成栅极介质层和栅极。

所述在栅沟槽内形成异质区掩膜层包括以下步骤：

进行第一倾斜沉积，在靠近所述源区的栅沟槽一侧形成第一掩膜区；

进行第二倾斜沉积，在靠近所述漏区的栅沟槽一侧形成第二掩膜区；

反向刻蚀所述第一掩膜区和第二掩膜区分别形成第一栅沟槽侧墙和第二栅沟槽侧墙，以作为异质区掩膜层；

其中，所述第一掩膜区的沉积厚度大于所述第二掩膜区的沉积厚度。

所述第一掩膜区和第二掩膜区为金属材料，所述第一倾斜沉积和第二倾斜沉积为PVD工艺。

所述第二栅沟槽侧墙遮挡所述漏区的LDD区。

以所述异质区掩膜层为遮挡在所述沟道内形成异质区包括以下步骤：

刻蚀未被异质区掩膜层遮挡的沟道部分，形成异质区沟槽；

在所述异质区沟槽内形成异质区。

在所述异质区沟槽内形成异质区采用外延生长的方式。

去除异质区掩膜层之后还包括：对具有异质区的沟道进行阈值电压调制处理。

与现有技术相比，上述技术方案具有以下优点：